摘要：為了解決遠(yuǎn)端測(cè)試測(cè)量的難題，本文設(shè)計(jì)了一款基于以太網(wǎng)的虛擬邏輯分析儀。采用FPGA作為核心處理器，通過(guò)Verilog邏輯語(yǔ)言實(shí)現(xiàn)輸入信號(hào)的采樣、觸發(fā)控制、存儲(chǔ)等，最終通過(guò)串口或者以太網(wǎng)實(shí)現(xiàn)本地及遠(yuǎn)端的信號(hào)檢測(cè)。經(jīng)測(cè)試系統(tǒng)運(yùn)行穩(wěn)定，工作狀況良好。

　　引言

　　邏輯分析儀是數(shù)字時(shí)序的測(cè)試儀器，可以用來(lái)監(jiān)測(cè)硬件設(shè)備工作時(shí)的電路邏輯電平，通過(guò)其可以快速解決電子產(chǎn)品實(shí)驗(yàn)、開(kāi)發(fā)、測(cè)試等過(guò)程中遇到的數(shù)字時(shí)序邏輯等方面的問(wèn)題，便于用戶檢測(cè)和分析電路設(shè)計(jì)中的錯(cuò)誤。本文設(shè)計(jì)了一款基于以太網(wǎng)的虛擬邏輯分析儀，既可以用于本地端的系統(tǒng)測(cè)試，同時(shí)也解決了遠(yuǎn)端測(cè)試測(cè)量的難題。

　　方案設(shè)計(jì)

　　邏輯分析儀的硬件系統(tǒng)設(shè)計(jì)如圖1所示，采用EP2C8Q208C8作為核心處理器，1片SRAM(IS6125616AL)作為Nios II軟核運(yùn)行的數(shù)據(jù)和程序空間，另1片SRAM作為數(shù)據(jù)采集存儲(chǔ)緩沖，外部32路輸入信號(hào)分2次存儲(chǔ)，然后通過(guò)串口或者網(wǎng)絡(luò)方式將數(shù)據(jù)傳輸?shù)絇C進(jìn)行顯示處理。本地測(cè)量的時(shí)候可以啟用串口通訊方案，遠(yuǎn)程測(cè)量時(shí)啟用網(wǎng)絡(luò)通訊方案。　　

 

　　硬件電路設(shè)計(jì)

　　FPGA電路設(shè)計(jì)

　　EP2C8Q208C8芯片共含有208個(gè)管腳，除去電源部分的VCC、GND、鎖相環(huán)和配置部分占用的管腳之外，供用戶使用的I/O數(shù)量最后剩余為138個(gè)，I/O分配如表1所示。FPGA部分電路包括Bank、 I/O模塊、PLL鎖相環(huán)電路模塊、配置電路模塊等。其中，鎖相環(huán)電路設(shè)計(jì)，導(dǎo)線寬度至少達(dá)到20mil，同時(shí)加上磁珠和去耦電容，增加PLL工作穩(wěn)定性?！　?/p>

 

　　網(wǎng)絡(luò)通訊接口電路

　　ENC28J60是28引腳串行接口的太網(wǎng)控制器[2]，與傳統(tǒng)的網(wǎng)絡(luò)驅(qū)動(dòng)芯片CS8900、RTL8019等相比，ENC28J60具有接口方便、布線簡(jiǎn)單、體積小、使用靈活等優(yōu)點(diǎn)，該部分電路如圖2所示。ENC28J60需要一個(gè)外部25MHz的晶振，接在OSC1和OSC2腳上，也可由外部時(shí)鐘信號(hào)來(lái)驅(qū)動(dòng)。通過(guò)使用帶網(wǎng)絡(luò)變壓器的接口元件-HR911105A，節(jié)省了很大的電路板空間。