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電子產(chǎn)品世界雜志
《設(shè)計(jì)100例》

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Virtex-7

Virtex-7 系列：超高端 Virtex-7 系列樹立了全新的業(yè)界性能基準(zhǔn)，與Virtex-6 器件相比，系統(tǒng)性能提高一倍，功耗降低一半，信號(hào)處理能力提升 1.8 倍，I/O 帶寬提升 1.6 倍，存儲(chǔ)器帶寬提升 2...... [查看詳細(xì)]

資訊

專欄

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Xilinx 利用Virtex-5 LXT器件實(shí)現(xiàn)集成化視頻連接功能解決方案

積分：0分 Xilinx Virtex-5 | angelazhang

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XC5VFX70T-1FF1136I.pdf

積分：0分 Xilinx Virtex-5 FPGA Pcle | angelazhang

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XC5VFX70T-1FF1136I

積分：0分 Xilinx Virtex-5 FPGA Pcle | angelazhang

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XC5VFX200T-1FFG1738I

積分：0分 Xilinx Virtex-5 FPGA 視頻監(jiān)控 | angelazhang

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創(chuàng)新電源設(shè)計(jì)最大限度提升Virtex-7收發(fā)器性能

積分：3分 Virtex-7 收發(fā)器電源 | 焊錫

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Virtex 7 PCIE Gen3 Integrated Block tag管理

積分：3分 Virtex-7 tag | wangying

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Virtex-7 FPGA Gen3 Integrated Block Completion timeout機(jī)制

積分：0分 Xilinx Virtex-7 | wangying

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基于Virtex-5的3D體感互動(dòng)游戲設(shè)計(jì)原理

積分：0分 Virtex-5 嵌入式互動(dòng)游戲 | Flora0217

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介紹Virtex結(jié)構(gòu)的資料，新手看看吧

積分：0分介紹 Virtex 結(jié)構(gòu) 的資新手看看 | zhuanjifen

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Virtex II proFPGA開發(fā)板原理圖上傳1

積分：0分 Virtex proFPGA 開發(fā) 板原理圖上傳 | zhuanjifen

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視頻

用Virtex-7 HT器件四步完成CFP2光學(xué)模塊初始化

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Xilinx Virtex-7 CFP2 |2014-02-13
Virtex-7 GTH 收發(fā)器對(duì)決 Altera Stratix V GX 收發(fā)器

瀏覽次數(shù)：2583

Xilinx Virtex-7 GTH Altera Stratix V GX |2014-02-13
Virtex-7 X690T GTH Demo

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Xilinx Virtex-7 X690T |2012-11-01
全球最大容量芯片Virtex-7 2000T 性能演示

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Xilinx Virtex-7 |2012-11-01
賽靈思Virtex-7 GTX收發(fā)器演示

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xilinx FPGA Virtex-7 |2011-12-16
Virtex-7 485T I/O處理能力

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Xilinx Virtex-7 |2011-09-21

電路

基于Virtex-5 FPGA設(shè)計(jì)Gbps無線通信基站方案

Virtex-5 FPGA 無線通信 |2016-06-30
DIY小發(fā)明：打造你自己的流媒體播放器，解決方案、硬件框圖

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基于FPGA低成本數(shù)字芯片自動(dòng)測(cè)試儀的完整方案

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分布式網(wǎng)絡(luò)化視頻監(jiān)控系統(tǒng)的設(shè)計(jì)實(shí)現(xiàn)，系統(tǒng)框圖、硬件原理

視頻監(jiān)控 Virtex II .ZigBee. FPGA |2015-06-08
Gbps無線基站設(shè)計(jì)中Virtex-5FPGA的應(yīng)用

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基于Virtex-II平臺(tái)的目標(biāo)捕捉系統(tǒng)的的設(shè)計(jì)和實(shí)現(xiàn)，附完整代碼

Virtex-II平臺(tái) 目標(biāo)捕捉圖像處理算法 OpenFi |2015-06-04

論壇

Virtex 7 PCIE Gen3 Integrated Block tag管理

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Virtex-7 FPGA Gen3 Integrated Block Completion timeout機(jī)制

瀏覽：4137 | 回復(fù)：2 | shengxiong 2019-01-22 14:38:43
virtex-5 PLL_ADV警告

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利用 2.1i 版軟件約束 Virtex 設(shè)計(jì)

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Virtex-5 FPGA與JESD204A ADC接口兼容問題

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2.1i 版布局規(guī)劃器支持 Virtex FPGA

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利用 Virtex-4 EasyPath FPGA 的“在系統(tǒng) ECO”功能

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適用于 Virtex-4 RocketIO MGT 的開關(guān)電源

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Virtex-4 RocketIO 誤碼率測(cè)試器

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