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Cadence中國(guó)用戶大會(huì) CDNLive八月上海盛大召開
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司 (Cadence Design Systems, Inc.)宣布：將于8月13日(星期四)在上海浦東嘉里大酒店舉辦一年一度的中國(guó)用戶大會(huì)——CDNLive China 2015!以“聯(lián)結(jié)，分享，啟發(fā)!”為主題的CDNLive大會(huì)將集聚超過700位IC行業(yè)從業(yè)者，包括IC設(shè)計(jì)工程師、系統(tǒng)開發(fā)者與業(yè)界專家，將分享重要半導(dǎo)體設(shè)計(jì)領(lǐng)域的解決方案和成功經(jīng)驗(yàn)，讓參與者獲得知識(shí)、靈感與動(dòng)力，并為實(shí)現(xiàn)高階半導(dǎo)體芯片、S
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下一代Cadence JasperGold 效能增15倍
- 益華電腦(Cadence)推出下一代Cadence JasperGold形式驗(yàn)證平臺(tái)，此新型形式驗(yàn)證解決方案將Cadence Incisive形式與JasperGold技術(shù)整合為單一平臺(tái)，與以往解決方案相比，效能可增加至15倍。此外，整合至Cadence系統(tǒng)開發(fā)套裝(Cadence System Development Suite)后，JasperGold技術(shù)可縮短驗(yàn)證時(shí)程達(dá)3個(gè)月。 JasperGold形式(formal)與形式輔助技術(shù)整合至Cadence系統(tǒng)開發(fā)套
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Cadence推出Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)周轉(zhuǎn)時(shí)間減少最高達(dá)10倍，并交付最佳品質(zhì)的結(jié)果
- Cadence(Cadence Design Systems, Inc. )今天發(fā)布Cadence® Innovus™ 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)，這是新一代的物理設(shè)計(jì)實(shí)現(xiàn)解決方案，使系統(tǒng)芯片(system-on-chip，SoC)開發(fā)人員能夠在加速上市時(shí)間的同時(shí)交付最佳功耗、性能和面積(PPA)指標(biāo)的的設(shè)計(jì)。Innovus設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)由具備突破性優(yōu)化技術(shù)所構(gòu)成的大規(guī)模的并行架構(gòu)所驅(qū)動(dòng)，在先進(jìn)的16/14/10納米FinFET工藝制程和其他成熟的制程節(jié)點(diǎn)上通常能提升10%到20%的功耗、性能和面
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燦芯半導(dǎo)體運(yùn)用Cadence數(shù)字設(shè)計(jì)實(shí)現(xiàn)和Signoff工具，提升了4個(gè)SoC設(shè)計(jì)項(xiàng)目的質(zhì)量并縮短了上市時(shí)間
- Cadence今天宣布燦芯半導(dǎo)體(Brite Semiconductor Corporation)運(yùn)用Cadence® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)和signoff工具，完成了4個(gè)28nm系統(tǒng)級(jí)芯片(SoC)的設(shè)計(jì)，相比于先前的設(shè)計(jì)工具，使其產(chǎn)品上市時(shí)間縮短了3周。通過使用Cadence設(shè)計(jì)工具，燦芯半導(dǎo)體的設(shè)計(jì)項(xiàng)目實(shí)現(xiàn)了提升20%的性能和節(jié)省10%的功耗。 燦芯半導(dǎo)體使用Cadence Encounter® 數(shù)字設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)用于物理實(shí)現(xiàn)、Cadence Voltus™ IC電源完整
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Cadence與海思在FinFET設(shè)計(jì)領(lǐng)域擴(kuò)大合作
- 益華電腦(Cadence Design Systems)宣布，已與通訊網(wǎng)路與數(shù)位媒體晶片組供應(yīng)商海思半導(dǎo)體(HiSilicon Technologies)已經(jīng)簽署合作協(xié)議，將于16奈米 FinFET 設(shè)計(jì)領(lǐng)域大幅擴(kuò)增采用Cadence 數(shù)位與客制/類比流程，并于10奈米和7奈米制程的設(shè)計(jì)流程上密切合作。 海思半導(dǎo)體也廣泛使用Cadence數(shù)位和客制/類比驗(yàn)證解決方案，并且已經(jīng)取得Cadence DDR IP與Cadence 3D-IC 解決方案授權(quán)，將于矽中介層基底(silicon interp
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淺談PCB設(shè)計(jì)從淺到深設(shè)計(jì)
- 曾經(jīng)看到電腦主板的PCB的時(shí)候，心里想能自己畫出來是多么棒的一件事情。后來接觸到protel99se就步入了畫板子的隊(duì)伍，之后altium 、cadence等等。隨著畫板子的經(jīng)歷積累，發(fā)現(xiàn)需要注意的事項(xiàng)越來越多。一塊好的PCB板子不是將連線連通就行，置于其中的故事，容我慢慢道來。 第一、大多數(shù)PCB的設(shè)計(jì)師都是是精通電子元器件的工作原理，知道其相互影響，更明白構(gòu)成電路板輸入和輸出的各種數(shù)據(jù)傳輸標(biāo)準(zhǔn)。一個(gè)優(yōu)秀的電子產(chǎn)品不但需要有優(yōu)秀的原理圖，更需要PCB布局和走線的人，而后者對(duì)最終電路板的成敗起到
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Cadence IP組合和工具支持臺(tái)積電新的超低功耗平臺(tái)
- 全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布其豐富的IP組合與數(shù)字和定制/模擬設(shè)計(jì)工具可支持臺(tái)積電全新的超低功耗(ULP)技術(shù)平臺(tái)。該ULP平臺(tái)涵蓋了提供多種省電方式的多個(gè)工藝節(jié)點(diǎn)，以利于最新的移動(dòng)和消費(fèi)電子產(chǎn)品的低功耗需求。 為加速臺(tái)積電超低功耗平臺(tái)的技術(shù)發(fā)展，Cadence將包括存儲(chǔ)器、接口及模擬功能的設(shè)計(jì)IP遷移到此平臺(tái)。使用Cadence TensilicaÒ數(shù)據(jù)平面處理器，客戶可以從超低功耗平臺(tái)受益于各種低功耗DSP應(yīng)用，包括影像、永遠(yuǎn)在線的語音、面部識(shí)
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Cadence為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合
- 全球知名的電子設(shè)計(jì)創(chuàng)新領(lǐng)導(dǎo)者Cadence設(shè)計(jì)系統(tǒng)公司今日宣布為臺(tái)積電16納米FinFET+ 制程推出一系列IP組合。 Cadence所提供的豐富IP組合能使系統(tǒng)和芯片公司在16納米FF+的先進(jìn)制程上相比于16納米FF工藝，獲得同等功耗下15%的速度提升、或者同等速度下30%的功耗節(jié)約。 目前在開發(fā)16 FF+工藝的過程中，Cadence的IP產(chǎn)品組合包括了在開發(fā)先進(jìn)制程系統(tǒng)單芯片中所需的多種高速協(xié)議，其中包括關(guān)鍵的內(nèi)存、存儲(chǔ)和高速互聯(lián)標(biāo)準(zhǔn)。IP將在2014年第四季度初通過測(cè)試芯片測(cè)試。有關(guān)IP
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Cadence數(shù)字與定制/模擬工具通過臺(tái)積電16FF+制程的認(rèn)證，并與臺(tái)積電合作開發(fā)10納米FinFET工藝
- 全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今日宣布，其數(shù)字和定制/模擬分析工具已通過臺(tái)積電公司16FF+制程的V0.9設(shè)計(jì)參考手冊(cè)(Design Rule Manual，DRM) 與SPICE認(rèn)證，相比于原16納米FinFET制程，可以使系統(tǒng)和芯片公司通過此新工藝在同等功耗下獲得15%的速度提升、或者在同等速度下省電30%。目前16FF+ V1.0認(rèn)證正在進(jìn)行中，計(jì)劃于2014年11月實(shí)現(xiàn)。Cadence也和臺(tái)積電合作實(shí)施了16FF+ 制程定制設(shè)計(jì)參考流程的多處改進(jìn)。此外，Cadence也
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臺(tái)積電采用Cadence的16納米FinFET單元庫(kù)特性分析解決方案
- 全球知名電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司，今日宣布臺(tái)積電采用了Cadence®16納米FinFET單元庫(kù)特性分析解決方案。由Cadence和臺(tái)積電共同研發(fā)的單元庫(kù)分析工具設(shè)置已在臺(tái)積電網(wǎng)站上線，臺(tái)積電客戶可以直接下載。該設(shè)置是以Cadence Virtuoso® Liberate® 特性分析解決方案和Spectre® 電路模擬器為基礎(chǔ)，并涵蓋了臺(tái)積電標(biāo)準(zhǔn)單元的環(huán)境設(shè)置和樣品模板。 利用本地的Spectre API整合方案，Liberate和Spect
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cadence設(shè)計(jì)提高篇之團(tuán)隊(duì)合作
- 在高密度互聯(lián)技術(shù)中，PCB規(guī)模比較大，需要進(jìn)行團(tuán)隊(duì)合作，接下來，給大家介紹一種合作開發(fā)的方法。 如圖1，為我們需要合作的PCB板。 ? 圖1 在圖1的中心部分，有一片比較大的FPGA芯片，如果想將該部分的布局、布線讓另外一個(gè)同事處理，自己集中精力把其他部分的搞定。那么該怎么辦呢?點(diǎn)擊place->Design Partition，然后點(diǎn)擊create partition，首先劃定一塊區(qū)域。劃定區(qū)域的方法有以下幾種：Add rectangle和Add sh
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cadence之器件原理封裝的提取
- 有好幾個(gè)同事問我cadence之capture中關(guān)于保存元器件封裝的問題。 我們知道，封裝庫(kù)的管理是非常重要的事情，是我們所有工程設(shè)計(jì)的基礎(chǔ)，封裝庫(kù)有一丁點(diǎn)的錯(cuò)誤，可能辛苦幾個(gè)月的設(shè)計(jì)就白費(fèi)了，比如：電源管腳、地管腳定義錯(cuò)、地址線數(shù)據(jù)線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對(duì)比較復(fù)雜的元器件，比如FPGA、CPU，動(dòng)輒上千個(gè)管腳，如果自己一個(gè)管腳一個(gè)管腳畫的話，再加上核對(duì)的時(shí)間，可能需要一周時(shí)間，并且還容易出錯(cuò)。這時(shí)候拿來主義就用到了，別人成熟的封裝，調(diào)試沒
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Cadence推出Voltus-Fi定制型電源完整性方案
- 8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會(huì)。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗(yàn)證部門產(chǎn)品營(yíng)銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產(chǎn)品的特點(diǎn)。 VoltusTM-Fi定制型電源完整性解決方案具備晶體管級(jí)的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級(jí)精度的認(rèn)證，從而創(chuàng)建了設(shè)計(jì)收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
- 關(guān)鍵字： Cadence Voltus-Fi SPICE 201409
Cadence在上海成功舉辦2014年使用者大會(huì)CDNLive 2014！
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會(huì)，會(huì)議集聚了Cadence的技術(shù)用戶、開發(fā)者、業(yè)界專家與行業(yè)媒體700多人，Cadence工具的開發(fā)專家和使用者們面對(duì)面分享重要設(shè)計(jì)與驗(yàn)證問題的解決經(jīng)驗(yàn)，探討高級(jí)晶片、SoC和系統(tǒng)的技術(shù)潮流趨勢(shì)。 5號(hào)早上，Cadence公司副總裁兼中國(guó)區(qū)總經(jīng)理劉國(guó)軍先生首先代表公司歡迎業(yè)界客戶、合作伙伴、專家學(xué)者及媒體朋友的到來。Cadence總裁
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Cadence推出Voltus-Fi定制型電源完整性解決方案
- 全球電子設(shè)計(jì)創(chuàng)新領(lǐng)先公司Cadence設(shè)計(jì)系統(tǒng)公司今天宣布推出Cadence® Voltus™-Fi定制型電源完整性解決方案(Cadence® Voltus™-Fi Custom Power Integrity Solution)，具備晶體管級(jí)的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級(jí)精度的認(rèn)證，從而創(chuàng)建了設(shè)計(jì)收斂的最快路徑。新的解決方案采用Cadence Spectre® APS(Accelerated Parall
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Cadence Design Systems Inc.是全球最大的電子設(shè)計(jì)技術(shù)(Electronic Design Technologies)、程序方案服務(wù)和設(shè)計(jì)服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo) [ 查看詳細(xì) ]
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