Cadence發(fā)布了SPB 16.2版本，全力解決電流與新出現(xiàn)的芯片封裝設(shè)計問題。這次的最新版本提供了高級IC封裝/系統(tǒng)級封裝（SiP）小型化、設(shè)計周期縮減和DFM驅(qū)動設(shè)計，以及一個全新的電源完整性建模解決方案。這些新功能可以提高從事單芯片和多芯片封裝/SiP的數(shù)字、模擬、RF和混合信號IC封裝設(shè)計師的效率。

　　設(shè)計團隊將會看到，新規(guī)則和約束導向型自動化能力的推出，解決了高密度互連（HDI）襯底制造的設(shè)計方法學問題，而這對于小型化和提高功能密度來說是一個重要的促進因素，因而得以使總體的封裝尺寸大大縮小。通過促成團隊型設(shè)計，多個設(shè)計師可以同時進行同一個設(shè)計，從而可以縮短設(shè)計周期，讓總設(shè)計時間大大縮短，實現(xiàn)了快速上市。 當今業(yè)界圍繞低功耗設(shè)計，尤其是在無線設(shè)備以及使用電池的設(shè)備中，高效的供電網(wǎng)絡(luò)（PDN）對于滿足功耗管理目標是至關(guān)重要的。新的電源完整性技術(shù)讓設(shè)計師能夠高效率地解決供電設(shè)計問題，實現(xiàn)用電的充分性、高效性和穩(wěn)定性。

　　此外，通過與制造設(shè)備領(lǐng)先廠商Kulicke & Soffa達成協(xié)議，Cadence使用 Kulicke & Soffa認證的鍵合線IP配置庫，實現(xiàn)了DFM導向型鍵合線設(shè)計，提高了產(chǎn)出率并減少了制造延遲。

　　SPB 16.2版本將于2008年第四季度上市。客戶可以在9月9日~11日舉行的CDNLive!硅谷會議上看到Allegro PCB及IC封裝/SiP流程的樣本，或者在9月8日注冊為techtorial會員。同時，SPB16.2版本將在9月14日~19日于圣克拉拉舉行的PCB West展會上的EMA展臺進行展示。