超寬帶（UWB）定位系統(tǒng)發(fā)射機(jī)基帶的系統(tǒng)設(shè)計(jì)，功能模塊分解、硬件實(shí)現(xiàn)

作者：時(shí)間：2014-07-03 來源：網(wǎng)絡(luò)

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本文引用地址：http://www.antipu.com.cn/article/259385.htm

第4章基帶系統(tǒng)各模塊的實(shí)現(xiàn)及測(cè)試

4.1各個(gè)模塊的實(shí)現(xiàn)

4.1.1時(shí)鐘產(chǎn)生單元

整個(gè)發(fā)射機(jī)基帶數(shù)字處理系統(tǒng)工作時(shí)一共需要四個(gè)不同頻率的時(shí)鐘，時(shí)鐘生成單元通過一個(gè)DCM和一個(gè)8分頻的計(jì)數(shù)器使用外部輸入時(shí)鐘生成需要的所有時(shí)鐘。時(shí)鐘生成模塊的端口定義如表4. 1所示，模塊框圖如圖4.2所示。

表4.1 時(shí)鐘生成模塊的端口定義

端口名	位寬	輸入/輸出	說明
CLK_IN	1	輸入	外部輸入時(shí)鐘
CLK_RST	1	輸入	復(fù)位接口，接全局復(fù)位信號(hào)
MAC_CLK	1	輸出	MAC層時(shí)鐘
DIN_CLK	1	輸出	物理層時(shí)鐘
CB_CLK	1	輸出	信道編碼后輸出數(shù)據(jù)時(shí)鐘，根據(jù)編碼方式不同而不同
SYS_CLK_D	1	輸出	QPSK調(diào)制后輸出數(shù)據(jù)時(shí)鐘，1/2倍的CB_CLK
LOCKED	1	輸出	時(shí)鐘輸出有效信號(hào)

圖4.2 時(shí)鐘產(chǎn)生模塊框圖

由于本論文采用的是3/4編碼速率，因此，CB_CLK時(shí)鐘頻率為DIN_CLK的4/3倍。對(duì)整個(gè)模塊進(jìn)行布局布線后仿真，仿真結(jié)果如圖4.3所示

圖4.3時(shí)鐘產(chǎn)生模塊仿真結(jié)果

將時(shí)鐘生成模塊下載到目標(biāo)器件后，使用在線片內(nèi)信號(hào)分析儀ChipScope 觀察得到的波形如圖4.4所示，由于ChipScope采樣觀測(cè)信號(hào)所用的時(shí)鐘設(shè)定為時(shí)鐘模塊頻率最高的CB_CLK,對(duì)于頻率為CB_CLK3/4倍的DIN_CLK采樣結(jié)果有較大的偏差，而對(duì)于MAC_CLK與CB_CLK也不是整數(shù)倍關(guān)系，因此也達(dá)不到占空比相等的脈沖顯示。