5. RTL級(jí)及物理設(shè)計(jì)的低功耗實(shí)現(xiàn)

RTL級(jí)物理設(shè)計(jì)低功耗實(shí)現(xiàn)跟選用的EDA軟件有很大關(guān)系。在0.35um CMOS工藝下，采用synopsys的Design Compiler進(jìn)行低功耗綜合，布局布線(xiàn)基于Cadence的SOC Encounter平臺(tái)。用Cadence的Voltage Storm對(duì)其進(jìn)行門(mén)級(jí)功耗分析，動(dòng)態(tài)功耗為103.6617mw。

6. 結(jié)束語(yǔ)

無(wú)線(xiàn)傳感器網(wǎng)絡(luò)SOC芯片與傳統(tǒng)的MSP430+TRF6903方案比較起來(lái)更有優(yōu)勢(shì)，前者在可靠性，功耗，面積方面都更好。此方案在FPGA驗(yàn)證平臺(tái)上驗(yàn)證成功，設(shè)計(jì)的工作頻率為20Mhz，速度傳輸率達(dá)到64kbps，滿(mǎn)足了無(wú)線(xiàn)傳感器網(wǎng)絡(luò)傳輸速度要求；并在Cadence的數(shù)字后端平臺(tái)實(shí)現(xiàn)芯片的后端設(shè)計(jì)，工作頻率可達(dá)到100Mhz。

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