2．邏輯功能分析

下面以教材中圖6.5.2中的一個(gè)數(shù)據(jù)選擇器為例進(jìn)行分析。

（1）第一級(jí)傳輸門1TG1～1TG4的開(kāi)通與關(guān)閉由A0 來(lái)控制。
當(dāng) A0＝0時(shí)，1TG1和1TG3開(kāi)通，1TG2和1TG4關(guān)閉；當(dāng) A0＝1時(shí)，1TG1和1TG3關(guān)閉，1TG2和1TG4開(kāi)通。
（2）第二級(jí)傳輸門1TG5和1TG6的開(kāi)通與關(guān)閉由 A1來(lái)控制。
當(dāng)A1＝0時(shí)，1TG5開(kāi)通，1TG6關(guān)閉；當(dāng)A1＝1時(shí)，1TG5關(guān)閉，1TG6開(kāi)通。
這樣，在A1A0 取值確定后，且取1 ＝0時(shí)，則輸入數(shù)據(jù)1D0～1D3中便有一個(gè)相應(yīng)的數(shù)據(jù)輸出。

3．真值表

表6.5.2 雙4選1數(shù)據(jù)選擇器CC14539的真值表

4．輸出邏輯函數(shù)式

二、8選1數(shù)據(jù)選擇器

MSI器件TTL 8：選1數(shù)據(jù)選擇器CT74LS151
1．邏輯功能示意圖

2．真值表

表6.5.3 數(shù)據(jù)選擇器CT74LS151的真值表

3．輸出邏輯函數(shù)

三、用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)

實(shí)現(xiàn)原理：數(shù)據(jù)選擇器是一個(gè)邏輯函數(shù)的最小項(xiàng)輸出器：

而任何一個(gè)n位變量的邏輯函數(shù)都可變換為最小項(xiàng)之和的標(biāo)準(zhǔn)式

，Ki的取值為0或1，所以，用數(shù)據(jù)選擇器可很方便地實(shí)現(xiàn)邏輯函數(shù)。
方法：⑴ 表達(dá)式對(duì)照法，將 和 相比較。⑵ 卡諾圖對(duì)照法。
1．當(dāng)邏輯函數(shù)的變量個(gè)數(shù)和數(shù)據(jù)選擇器的地址輸入變量個(gè)數(shù)相同時(shí)，可直接用數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)邏輯函數(shù)。

［例6.5.1］ 試用數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)
Y＝AB＋AC＋BC
解：該題可用代數(shù)法和卡諾圖法求解。
代數(shù)法
（1）選用數(shù)據(jù)選擇器。由于邏輯函數(shù)Y中有A、B、C三個(gè)變量，所以，可選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151。
（2）寫出邏輯函數(shù)的標(biāo)準(zhǔn)與一或表達(dá)式。邏輯函數(shù)Y的標(biāo)準(zhǔn)與一或表達(dá)式為

（3）比較Y和Y′兩式中最小項(xiàng)的對(duì)應(yīng)關(guān)系。設(shè)Y＝Y(jié)′，A＝A2 ，B＝A1 ，C＝A0 ，Y′式中包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取1，沒(méi)有包含Y式中的最小項(xiàng)時(shí)，數(shù)據(jù)取0，由此得

（4）畫連線圖。根據(jù)上式可畫出圖6.5.4所示的連線圖。

卡諾圖法
（1）寫出邏輯函數(shù)Y的標(biāo)準(zhǔn)與一或表達(dá)式為

（2）畫出Y和8選1數(shù)據(jù)選擇器輸出邏輯函數(shù)Y′的卡諾圖。Y和Y′的卡諾圖如圖6.5.5所示。

（3）比較邏輯函數(shù)Y′和Y的卡諾圖。設(shè)Y＝Y(jié)′、A＝A2 、B＝A1 、C＝A0 ，對(duì)比圖6.5.5（a）和（b）兩張卡諾圖后得

圖6.5.5［例6.5.1］的卡諾圖
（a） Y的卡諾國(guó)；（b） 的卡諾圖

（4）畫連線圖。根據(jù)上式可畫出圖6.5.4的連線圖。

2．當(dāng)邏輯函數(shù)的變量個(gè)數(shù)多于數(shù)據(jù)選擇器的地址輸入變量的個(gè)數(shù)時(shí)，應(yīng)分離出多余的變量，將余下的變量分別有序地加到數(shù)據(jù)選擇器的地址輸入端上。

[例6.5.2] 用雙4選1數(shù)據(jù)選擇器CC14539和非門構(gòu)成一位全加器。

解：（1）設(shè)定變量，列真值表。
設(shè)二進(jìn)制數(shù)在第i位相加
輸入變量：被加數(shù)Ai，加數(shù)Bi，來(lái)自低位的進(jìn)位數(shù)Ci-1
輸出邏輯函數(shù)：本位和Si，向相鄰高位的進(jìn)位數(shù)為Ci
其真值表如表6.5.4所示。

（4）將全加器的輸出邏輯函數(shù)式和數(shù)據(jù)選擇器的輸出邏輯函數(shù)式進(jìn)行比較。設(shè) Si＝1Y、Ai＝A1、Bi＝A0時(shí)，則

（5）畫連線圖。

圖6.5.6［例6.5.2］的連線圖

由上題可知，當(dāng)邏輯函數(shù)的變量數(shù)多于數(shù)據(jù)選擇器的輸入地址碼A1、A0時(shí)，則D3～D0可視為是第三個(gè)（輸入）變量，用以表示邏輯函數(shù)中被分離出來(lái)的變量。

6.5.2 數(shù)據(jù)分配器
數(shù)據(jù)分配是數(shù)據(jù)選擇的逆過(guò)程。

根據(jù)地址信號(hào)的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路，稱為數(shù)據(jù)分配器。

3線—8線MSI譯碼器的邏輯功能？
如將譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址信號(hào)輸入端使用時(shí)，則譯碼器便成為一個(gè)數(shù)據(jù)分配器。

3線一8線譯碼器CT74LS138構(gòu)成的8路數(shù)據(jù)分配器。