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        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響

        作者: 時間:2018-04-16 來源:與非網 收藏
        編者按:DRAM工藝尺寸的縮減正在面臨基本的物理限制,目前還有沒有明確的解決方案,由于印刷需求的推動,DRAM的清洗復雜度也在增加。

          近期筆者在清洗業(yè)務研討會上發(fā)表了演講。我不是一名清洗工藝專家,在演講中介紹更多的是制造工藝的發(fā)展趨勢及其對清洗的影響。我將在這篇文章中分享并進一步討論那次演講的內容,主要圍繞、邏輯器件和這三大尖端產品。

        本文引用地址:http://www.antipu.com.cn/article/201804/378381.htm

          

          在章節(jié)的第一張幻燈片中,我按公司和年份呈現了DRAM工藝節(jié)點的變化。美光科技、三星和SK海力士是DRAM市場的主導廠商,所以我以這三家公司為代表展示了其各自的工藝節(jié)點。DRAM節(jié)點尺寸目前是由器件上最小的半間距來定義的,美光DRAM基于字線,三星和SK海力士則基于主動晶體管。


        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響


          圖表下方在一定程度上展示了關鍵技術的發(fā)展情況。左側展示了具有掩埋字線的鞍形鰭片存取晶體管。具有掩埋字線的鞍形鰭片是目前存取晶體管的標準。在中間和右下角,顯示了DRAM電容器向更細節(jié)距-高長寬比結構的演變。

          影響DRAM工藝縮減的主要問題是電容。為了可靠地存儲數據,電容需要大于一定的閾值。要繼續(xù)制造出占用面積更小的電容,可以把電容做得更高,薄膜更薄,或者增加薄膜的K值。但是問題在于,雖然從機械穩(wěn)定性的角度還可以可靠地做出更高更薄的電容,但是隨著薄膜厚度的降低,漏電會增加,而且隨著薄膜K值的增加,帶隙減小也會導致漏電問題。當前的標準是使用低漏電的鋁基氧化物薄膜和用于高k值的鋯基薄膜組成的復合膜,而且目前還不清楚是否還會有更好的替代方案。


        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響


          在第五張和第六張幻燈片中,我介紹了一些主要的DRAM工藝塊,并討論了DRAM工藝對清洗和濕條帶的需求。


        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響
        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響


          我在DRAM章節(jié)最后一張幻燈片中展示了三星工藝節(jié)點的清洗次數??梢钥闯觯S著工藝尺寸的縮減,DRAM清洗次數也在增加,這主要是因為在沉浸光刻步驟后需要進行更多次背面斜面清潔,而且越來越復雜的多層圖案化方案也會造成多次清洗。


        14張圖看懂半導體工藝演進對DRAM、邏輯器件、NAND的影響

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        關鍵詞: DRAM NAND

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