用CORDIC IP產(chǎn)生SINE波形
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二、定制XILINX CORDIC IP
以ISE10.1軟件為例，其集成的CORDIC算法IP為V3.0版本，具體步驟如下：
1．新建工程，點(diǎn)NEW Source…調(diào)用IP Core Generator, 輸入模塊名如MyCordic后按NEXT
2．在Select IP頁(yè)面選擇CORDIC算法IP，如下圖示：
4，點(diǎn)NEXT后進(jìn)入IP配置界面第二頁(yè)，如下圖示：
這里Phase Format我們選擇為Scaled Radians. 并把CE腳去掉。
Phase Format里Radians單位為弧度，Scaled Radians單位為多少PI弧度。
5，點(diǎn)NEXT后進(jìn)入IP配置界面第三頁(yè)，如下圖示：
根據(jù)D/A器件精度，輸入輸出我們選擇12位位寬就可以了，其它的為默認(rèn)值。
6，點(diǎn)NEXT后進(jìn)入IP配置界面第四頁(yè)，如下圖示：
在Advanced ConfiguraTIon Parameters里IteraTIons指定內(nèi)部迭代的次數(shù)，如果指定為0，則迭代次數(shù)會(huì)根據(jù)所選精度自動(dòng)選擇。Precision指定內(nèi)部迭代加減時(shí)精度，如果指定為0，則迭代精度會(huì)根據(jù)所選輸入和輸出的位寬自動(dòng)選擇。
Coarse RotaTIon用來(lái)把相位擴(kuò)展到整個(gè)坐標(biāo)平面，如果不把它前面的勾選上，輸入的相位限制在-PI/4~PI/4，我們?cè)诋a(chǎn)生正弦波形時(shí)必須用到這功能，把它前面的勾選上。
7．最后點(diǎn)左下角的Generate產(chǎn)生IP。說(shuō)明一下IP引腳功能：
PHASE_IN: 輸入的相位。
CLK: 輸入時(shí)鐘
X_OUT: 輸出余弦值
Y_OUT: 輸出正弦值
RDY: 數(shù)據(jù)準(zhǔn)備好信號(hào)，當(dāng)有新數(shù)據(jù)時(shí)，在第一個(gè)時(shí)鐘周期RDY輸出一個(gè)高電平脈沖。
8．最后我們需要一個(gè)頂層模塊來(lái)調(diào)用CORDIC IP，并通過(guò)SPI總線寫(xiě)到賽靈思的Spartan?-3E FPGA Starter Kit開(kāi)發(fā)板板載的DAC器件LTC2624上，我們可以在賽靈思的DEMO s3esk_picoblaze_dac_control基礎(chǔ)上修改，把相關(guān)代碼加到工程，例化一下CORDIC IP，修改Picoblaze程序等等，詳細(xì)步驟略。
以上拋磚引玉，希望和大家來(lái)討論。
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