抖動本底噪聲(JNF)

　　抖動本底噪聲(JNF)是抖動測量時儀器固有的噪聲。在示波器中JNF決定著可以檢測到的抖動底限。JNF附近的抖動幅度客觀上是無法觀察到的。驗證JNF的方法之一，便是測量沒有噪聲的、完美定好的信號。盡管理想的信號非常少見，不過可用來表征抖動本底噪聲的適合信號源還是存在的。對于這種測試，我們推薦采用的常用儀器為低相位噪聲的高精度射頻發(fā)生器。還可采用反射脈沖不變的短接傳輸線，來測量反射脈沖寬度。

　　高端示波器的JNF方程式如下：

　　式中FSj =最大輸入范圍，所有這些都假設(shè)是采用高斯濾波器響應(yīng)產(chǎn)生的邊沿波形。

　　TIE用于測量JNF，因為它包括信號中的任意相位誤差，無論高頻、低頻、單事件或累積誤差。此外，采用實時儀器，TIE方法的基準可成為一個經(jīng)過計算的理想時鐘。如圖4所示，采用DPO/DSA實時示波器時，振蕩器上的TIE極小，僅為328fs RMS。

　　圖4: 實時示波器抖動本底噪聲的測量，TIE為328 fs RMS。

　　影響JNF的另一因素，是抖動噪聲的頻帶將含在結(jié)果中。包括抖動在內(nèi)的所有噪聲都有頻率分量，波長從幾千米到幾埃。當測量JNF時，還應(yīng)考慮所涉及頻帶上的限制。通常來說，這些值表示最長記錄長度和最大取樣率上的JNF。

　　目前市面上性能最好的一款FPGA是數(shù)據(jù)率為11.3 Gbps的Altera Stratix IV。圖5所示的測試報告，根據(jù)高性能采樣示波器采集的數(shù)據(jù)生成，當Tj為22.18 ps時Rj僅395 fs。

　　圖5: Altera Stratix IV FPGA的抖動分析顯示圖( 400 fs Rj)