基于FPGA的混合擴(kuò)頻發(fā)射機(jī)設(shè)計(jì)與實(shí)現(xiàn)
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clk_sample：時鐘信號，NCO時鐘采樣信號。
data_in：MSK調(diào)制器的字符輸入端口，其位寬為1b。
reset_n：MSK調(diào)制器異步復(fù)位控制信號。定義為1表示不進(jìn)行復(fù)位操作，數(shù)據(jù)有效，MSK調(diào)制器正常操作；定義為0表示進(jìn)行復(fù)位操作，數(shù)據(jù)寄存器清零，MSK調(diào)制器清零。
valid：開啟MSK調(diào)制器的開關(guān)。
out：MSK調(diào)制器輸出端口，其位寬為16b。
outvalid：輸出數(shù)據(jù)的有效位。
3 驗(yàn)證與實(shí)現(xiàn)
下面詳細(xì)敘述采用CycloneⅡ開發(fā)板進(jìn)行編碼、組幀、擴(kuò)頻、調(diào)制模塊的驗(yàn)證結(jié)果。
3．1 編碼模塊的驗(yàn)證
首先驗(yàn)證RS編碼模塊。采用輸入信號為1～223，這223個十進(jìn)制數(shù)。通過Matlab仿真，輸出的校正位應(yīng)該是104，237，65，17，239，22，155，184，61，164，225，240，171，17，31，251，196，2，221，208，31，239，17，192，196，214，197，41，87，190，41，120。QuartusⅡ測試結(jié)果由圖6所示。從圖中可以看出，設(shè)計(jì)符合要求。本文引用地址：http://www.antipu.com.cn/article/190567.htm
其次驗(yàn)證交織編碼模塊。輸入數(shù)據(jù)為上面RS編碼器的輸出。輸出數(shù)據(jù)為1，17，33，…；2，18，34，…；3，19，35，…；…；16，32，48，…。仿真結(jié)果如圖7所示。由于數(shù)據(jù)太長無法顯示，只顯示部分。
最后驗(yàn)證卷積編碼，同時達(dá)到驗(yàn)證整個編碼器的功能的目的。輸入數(shù)據(jù)為上述編碼輸入的數(shù)據(jù)。根據(jù)Matlab的仿真，輸出的數(shù)據(jù)為1，1，1，0，1，1，1，1，0，0，0，1，1，1，0，0，1，1，1，0，…。仿真結(jié)果如圖8所示，參考時鐘為clk16。
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