協(xié)處理器總體設(shè)計框架如圖3所示。GDB、GAB、GCB分別表示外部的數(shù)據(jù)、地址和控制總線。協(xié)處理器主要包含輸入／輸出接口邏輯、機(jī)器人參數(shù)存儲區(qū)、協(xié)處理器運算控制模塊、運算處理模塊、命令字寄存器、協(xié)處理器狀態(tài)字寄存器和輸入／輸出FIFO構(gòu)成。

在本設(shè)計中，協(xié)處理器作為一個I／O設(shè)備與主處理器之間連接，協(xié)處理器完全接受主處理器的調(diào)度和支配。由于機(jī)器人控制算法的調(diào)度與計算是一個周期性過程，因此采用I／O設(shè)備方式即可滿足要求。采用此方式系統(tǒng)雖然增加了協(xié)處理器，但卻沒有增加復(fù)雜度，利于保證核心部件的可靠性且易于實現(xiàn)和管理，能夠簡化軟件設(shè)計。針對該接口模式的設(shè)計，協(xié)處理器與主處理器之間的硬件接口結(jié)構(gòu)框圖如圖4所示。

協(xié)處理器面向Nios II處理器接口分為參數(shù)區(qū)和寄存器區(qū)，通過寫命令寄存器來識別。通常情況下，給出的CMD為正常計算模式，默認(rèn)選擇寄存器區(qū)；當(dāng)需要對基本參數(shù)進(jìn)行訪問／修改時，給出的CMD為修改參數(shù)模式。其中寄存器區(qū)包括各類寄存器和輸入輸出FIFO。圖4中各信號含義在表1內(nèi)進(jìn)行了介紹。

4 片上多核結(jié)構(gòu)

利用SOPC技術(shù)把Nios II軟核、專用協(xié)處理器、存儲器控制IP、CAN總線控制邏輯、內(nèi)部計數(shù)器等全部集成到FPGA芯片上。基于SOPC的多核控制器的系統(tǒng)結(jié)構(gòu)如圖5所示。

整個分布式控制系統(tǒng)結(jié)構(gòu)如圖6所示，多核主控制器通過CAN總線與各關(guān)節(jié)控制器通信并對反饋信息進(jìn)行處理，進(jìn)行路徑規(guī)劃，下發(fā)關(guān)節(jié)角。各關(guān)節(jié)控制器采集電機(jī)當(dāng)前角度信息并通過電機(jī)驅(qū)動模塊控制電機(jī)運動。