MathWorks近日宣布推出HDL Coder，該產(chǎn)品支持MATLAB 自動生成 HDL 代碼，允許工程師利用廣泛應(yīng)用的 MATLAB 語言實現(xiàn) FPGA 和 ASIC 設(shè)計。MathWorks還宣布推出了HDL Verifier，該產(chǎn)品包含用于測試 FPGA 和 ASIC 設(shè)計的 FPGA 硬件在環(huán)功能。有了這兩個產(chǎn)品，MathWorks現(xiàn)在可提供利用 MATLAB 和 Simulink 進行 HDL 代碼生成和驗證的能力。

　　MathWorks 嵌入式應(yīng)用程序和認證部經(jīng)理 Tom Erkkinen說：“世界各地的工程師都在使用 MATLAB 和 Simulink 來設(shè)計系統(tǒng)和算法?，F(xiàn)在，有了 HDL Coder 和 HDL Verifier，他們在開發(fā) FPGA 和 ASIC 設(shè)計時再也不用手動編寫 HDL 代碼，也不再需要手寫HDL測試平臺了。”

　　HDL Coder 利用 MATLAB 功能和 Simulink 模型生成可移植和可綜合的 VHDL 和 Verilog 代碼，可用于 FPGA 編程或 ASIC 原型開發(fā)和設(shè)計。因此，工程師隊伍現(xiàn)在可以立即識別出針對硬件實現(xiàn)的最佳算法。Simulink 模型和所生成 HDL 代碼之間的可追溯性同時也支持開發(fā)遵循 DO-254 和其他標(biāo)準(zhǔn)的高完整性應(yīng)用程序。

　　Xilinx 全球營銷和業(yè)務(wù)發(fā)展部高級副總裁 Vin Ratford說：“HDL Coder 提供與 Xilinx ISE 設(shè)計套件的集成通道，創(chuàng)建了一種按鈕式工作流程，這樣，使用MathWorks產(chǎn)品的算法開發(fā)人員開發(fā)面向 Xilinx FPGA 的應(yīng)用就更加容易了。這種集成化使得我們的共同客戶能夠訪問大量經(jīng)過Xilinx優(yōu)化的IP組合，進一步提高了他們的生產(chǎn)率。”

　　HDL Verifier 目前支持 Altera 和 Xilinx FPGA 開發(fā)板的 FPGA 硬件在環(huán)驗證。HDL Verifier 提供協(xié)同仿真界面，能將 MATLAB 和 Simulink 與 Cadence Incisive、Mentor Graphics ModelSim以及 Questa HDL 等仿真程序聯(lián)結(jié)。有了這些功能，工程師可以迅速驗證 HDL 實現(xiàn)是否符合 MATLAB 算法和 Simulink 系統(tǒng)規(guī)格。

　　Altera 公司產(chǎn)品及企業(yè)營銷副總裁 Vince Hu 指出：“隨著越來越多的行業(yè)采用FPGA，

　　設(shè)計師需要一種方法來彌合系統(tǒng)模型和 FPGA 設(shè)計之間的驗證差距。HDL Verifier 將系統(tǒng)模型與 FPGA 結(jié)合一起，使得工程師能夠使用 Altera FPGA 和 Simulink 進行 FPGA 硬件在環(huán)驗證。這個工作流程縮短了驗證周期，同時也幫助工程師在芯片實現(xiàn)方面樹立了更強的信心。”