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Cadence推出C-to-Silicon Compiler
- 加州圣荷塞，2008年7月15日——全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種
- 關鍵字： Cadence SoC C-to-Silicon Compiler 半導體
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產品
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關鍵字： Cadence C-to-Silicon Compiler
Cadence推出C-to-Silicon Compiler拓展系統(tǒng)級產品
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司（納斯達克: CDNS），今天宣布推出Cadence® C-to-Silicon Compiler，這是一種高階綜合產品，能夠讓設計師在創(chuàng)建和復用系統(tǒng)級芯片IP的過程中，將生產力提高10倍。C-to-Silicon Compiler中的創(chuàng)新技術成為溝通系統(tǒng)級模型之間的橋梁，它們通常是用C/C++ 和SystemC寫成的，而寄存器傳輸級（RTL）模型通常被用于檢驗、實現(xiàn)和集成SoC。這種重要的新功能對于開發(fā)新型SoC和系統(tǒng)級IP，用于消費電子、無
- 關鍵字： Cadence RTL SoC IP
CADENCE與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程
- 全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform™技術的45納米參考流程將于2008年7月面向大眾化推出。Cadence®與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設計需要。該參考流程基于對應Common Power Format（CPF）的Cadence低功耗解決方案，而且還包含來自Cadence的關鍵可制造性設計（De
- 關鍵字： CADENCE Common Platform ARM RTL-to-GDSII 低功耗
Cadence為TSMC提供高級可制造性設計(DFM)解決方案
- Cadence設計系統(tǒng)公司宣布其多種領先技術已經納入TSMC參考流程9.0版本中。這些可靠的能力幫助設計師使其產品更快地投入量產，提供了自動化的、前端到后端的流程，實現(xiàn)高良品率、省電型設計，面向晶圓廠的40納米生產工藝。 Cadence已經在多代的工藝技術中與TSMC合作，開發(fā)參考流程，提供低功耗設計能力和高級DFM方法學。通過參考流程9.0，Cadence將這些性能拓展到該晶圓廠的40納米工藝節(jié)點，使用光刻物理分析和強化的統(tǒng)計靜態(tài)時序分析能力，此外一直追隨TSMC參考流程的Cadence已經支
- 關鍵字： Cadence 晶圓 設計 DFM 低功耗
Cadence強化的高級節(jié)點設計解決方案對定制IC設計實現(xiàn)經過實際生產驗證的改良
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(納斯達克: CDNS)，今天公布了一系列新的定制IC設計功能，幫助芯片制造商加快大型復雜設計的量產化，尤其是在65納米及以下的高級節(jié)點工藝。這些經過實際生產證明對Virtuoso?技術的提升，進一步強化了Cadence用于降低風險和提升生產力的同時管理幾何尺寸與復雜性的全套解決方案。 對Virtuoso? 定制設計平臺的主要改進將會出現(xiàn)在最新版本中，提供更為緊密的可生產性整合、更好的寄生分析，更快的仿真工具，用于精確而高效地驗證
- 關鍵字： Cadence IC 定制數(shù)字 模擬/混合信號 系統(tǒng)級芯片設計 Virtuoso
Cadence新技術加速模擬和混合信號驗證
- 全球電子設計創(chuàng)新領先企業(yè)Cadence設計系統(tǒng)公司(納斯達克: CDNS)，今天宣布Cadence®Virtuoso® Spectre® Circuit Simulator中的高級“turbo”技術目前已經推出，這是業(yè)界領先的模擬SPICE電路仿真器，獲得了全面的晶圓廠支持。這種turbo技術能夠在提升性能的同時，確保硅片的精確性，讓設計師能夠驗證他們復雜的大型模擬設計，例如PLL(phase-locked loops)、ADC(analog-to-di
- 關鍵字： Cadence turbo Cadence?Virtuoso? Spectre? Circuit Simulator
Cadence聯(lián)手香港科技園
- 中國香港，2008年2月19日——全球電子設計創(chuàng)新領導廠商Cadence設計系統(tǒng)公司(納斯達克: CDNS)今天宣布香港科技園公司（香港科技園）已經選擇Cadence為其通信、無線、移動和多媒體產業(yè)的客戶提供更先進的EDA技術和解決方案。通過與Cadence的合作，香港科技園幫助香港政府為眾多中小型IC企業(yè)提供支持。此外，該合作關系再次確認了Cadence做為EDA供應商在香港的領先地位。 “通過我們與全球領先的EDA供應商Cadence的合作，香港IC設計平臺已
- 關鍵字： Cadence 香港科技園
CADENCE硬件仿真器在Ethernet交換芯片驗證中的應用
- 隨著網絡通信的高速發(fā)展，集成多種內容的以太網交換芯片在網絡通信中起著越來越重要的作用，如何加快以太網交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了CADENCE硬件仿真器Palladium作為驗證加速平臺。 1 概述 隨著網絡通信的高速發(fā)展，集成多種內容的以太網交換芯片在網絡通信中起著越來越重要的作用，如何加快以太網交換芯片的開發(fā)速度，縮短驗證的周期，是我們面臨的重要課題，為此，我們選用了Cadence硬件仿真器Palladium作為驗證加速平臺。 Cad
- 關鍵字： CADENCE
Cadence攜手ARM為多核與低功耗器件提供參考方法學
- Cadence設計系統(tǒng)公司與ARM 宣布推出兩種由它們聯(lián)合開發(fā)的新的實現(xiàn)參考方法學，一種用于ARM11(TM) MPCore(TM)多核處理器，另一種用于ARM1176JZF-S(TM)處理器的低功耗實現(xiàn)，后者集成了ARM® Intelligent Energy Manager (IEM(TM))技術。針對這兩款ARM處理器的這些Cadence參考方法學是兩個公司緊密合作的成果，為設計多核、低功耗器件的共同客戶提供了增強的設計解決方案。 “Cadence低功耗解決方案包括Encounte
- 關鍵字： 嵌入式系統(tǒng) 單片機 Cadence ARM 處理器 MCU和嵌入式微處理器
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Cadence Design Systems Inc.是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監(jiān)控半導 [ 查看詳細 ]
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