cadence reality 文章 進入cadence reality技術(shù)社區(qū)
cadence之器件原理封裝的提取
- 有好幾個同事問我cadence之capture中關(guān)于保存元器件封裝的問題。 我們知道，封裝庫的管理是非常重要的事情，是我們所有工程設(shè)計的基礎(chǔ)，封裝庫有一丁點的錯誤，可能辛苦幾個月的設(shè)計就白費了，比如：電源管腳、地管腳定義錯、地址線數(shù)據(jù)線接反、多定義管腳、少定義管腳等(原理圖封裝如此，PCB封裝也不例外)，所以針對比較復(fù)雜的元器件，比如FPGA、CPU，動輒上千個管腳，如果自己一個管腳一個管腳畫的話，再加上核對的時間，可能需要一周時間，并且還容易出錯。這時候拿來主義就用到了，別人成熟的封裝，調(diào)試沒
- 關(guān)鍵字： cadence capture PCB
Cadence推出Voltus-Fi定制型電源完整性方案
- 8月5日，Cadence公司在上海隆重舉辦年度CDNLive使用者大會。期間，Cadence宣布推出Voltus-Fi定制型電源完整性解決方案，芯片簽收與驗證部門產(chǎn)品營銷總監(jiān)Jerry Zhao向行業(yè)媒體具體講解了新產(chǎn)品的特點。 VoltusTM-Fi定制型電源完整性解決方案具備晶體管級的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創(chuàng)建了設(shè)計收斂的最快路徑。新的解決方案采用Cadence Spectre? APS(Accelerated P
- 關(guān)鍵字： Cadence Voltus-Fi SPICE 201409
Cadence在上海成功舉辦2014年使用者大會CDNLive 2014！
- 全球電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司 (Cadence Design Systems, Inc) 在上海浦東嘉里大酒店舉辦年度CDNLive使用者大會，會議集聚了Cadence的技術(shù)用戶、開發(fā)者、業(yè)界專家與行業(yè)媒體700多人，Cadence工具的開發(fā)專家和使用者們面對面分享重要設(shè)計與驗證問題的解決經(jīng)驗，探討高級晶片、SoC和系統(tǒng)的技術(shù)潮流趨勢。 5號早上，Cadence公司副總裁兼中國區(qū)總經(jīng)理劉國軍先生首先代表公司歡迎業(yè)界客戶、合作伙伴、專家學(xué)者及媒體朋友的到來。Cadence總裁
- 關(guān)鍵字： Cadence CDNLive SoC
Cadence推出Voltus-Fi定制型電源完整性解決方案
- 全球電子設(shè)計創(chuàng)新領(lǐng)先公司Cadence設(shè)計系統(tǒng)公司今天宣布推出Cadence® Voltus™-Fi定制型電源完整性解決方案(Cadence® Voltus™-Fi Custom Power Integrity Solution)，具備晶體管級的電遷移和電流電阻壓降分析技術(shù)(EMIR)，獲得晶圓廠在電源簽收中SPICE級精度的認證，從而創(chuàng)建了設(shè)計收斂的最快路徑。新的解決方案采用Cadence Spectre® APS(Accelerated Parall
- 關(guān)鍵字： Cadence Voltus-Fi EMIR
Cadence推出16納米FinFET制程DDR4 PHY IP
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)于2014年5月20日宣布，立即推出基于臺積電16納米FinFET制程的DDR4 PHY IP(知識產(chǎn)權(quán))。16納米技術(shù)與Cadence創(chuàng)新的架構(gòu)相結(jié)合，可幫助客戶達到DDR4標準的最高性能，亦即達到3200Mbps的級別，相比之下，目前無論DDR3還是DDR4技術(shù)，最高也只能達到2133Mbps的性能。通過該技術(shù)，需要高內(nèi)存帶寬的服務(wù)器、網(wǎng)絡(luò)交換、存儲器結(jié)構(gòu)和其他片上系統(tǒng)(SoC)現(xiàn)在可以使用Cadence? DD
- 關(guān)鍵字： Cadence DDR4 PHY IP CRC
海思HiSilicon擴大采用Cadence Palladium XP平臺運用于移動和數(shù)字媒體SoC與ASIC開發(fā)
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司(NASDAQ: CDNS)于2014年5月13日宣布，海思半導(dǎo)體(HiSilicon Semi)進一步擴大采用Cadence? Palladium? XP 驗證運算平臺作為其仿真方案，運用于移動和數(shù)字媒體System-on-Chip (SoC) 與 ASIC開發(fā)。 海思提供通信網(wǎng)絡(luò)和數(shù)字媒體的ASICs 和 SoCs，包括網(wǎng)絡(luò)監(jiān)控，視頻電話，數(shù)字視頻廣播與IPTV解決方案。這些市場的解決方案需要高水準質(zhì)量與經(jīng)得起磨練的硬件軟件驗
- 關(guān)鍵字： Cadence ASICs SoCs
一種使用Cadence PI對PCB電源完整性的分析方法
- 摘要：為了解決高速多層PCB的電源完整性問題，縮短其開發(fā)周期，提高其工作性能，以ARM11核心系統(tǒng)為例，提出利用Cadence PI對PCB進行電源完整性分析的方法。通過對電源系統(tǒng)目標阻抗分析，確定去耦電容的數(shù)值，數(shù)量以及布局;對電源平面進行直流壓降和電流密度分析，改善PCB設(shè)計，優(yōu)化系統(tǒng)的電源完整性。利用動態(tài)電子負載搭建的測試平臺，對電源仿真分析后制作的PCB進行測試，系統(tǒng)電源完整性較好，表明分析的結(jié)果是有效的。 隨著現(xiàn)代高速信號的速率越來越快，信號邊緣越來越陡，芯片的供電電壓的進一步降低，時鐘頻率和
- 關(guān)鍵字： Cadence
展訊采用Cadence Palladium XP II平臺,用于移動系統(tǒng)芯片和軟硬件聯(lián)合驗證
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司日前宣布，展訊通信有限公司(Spreadtrum Inc.)選擇Cadence? Palladium? XP II驗證計算平臺用于系統(tǒng)芯片(SoC)驗證和系統(tǒng)級驗證。展訊使用Palladium XP II的目的是為了縮短芯片的研發(fā)周期，并進一步提高其移動芯片開發(fā)效率。上述芯片主要用于智能手機、功能手機和消費類電子產(chǎn)品。 “在競爭異常激烈的移動手持設(shè)備市場上，功耗低與上市
- 關(guān)鍵字： Cadence Incisive Palladium
Xilinx與Cadence推出可擴展虛擬平臺用于嵌入式軟件開發(fā)
- ? Xilinx,?Inc.?與?Cadence?設(shè)計系統(tǒng)公司日前宣布共同合作開發(fā)了業(yè)界首個用于在硬件成型之前對基于Xilinx?Zynq?-7000可擴展式處理平臺(EPP)系統(tǒng)進行系統(tǒng)設(shè)計、軟件開發(fā)與測試的虛擬平臺。該方案進一步改善了Xilinx的基于ARM?處理器平臺的開發(fā)環(huán)境，為嵌入式軟件設(shè)計師改善了開發(fā)流程，讓軟件內(nèi)容能夠驅(qū)動硬件設(shè)計?！ 皬?008年開始，Xilinx已經(jīng)為Zynq-7000?EPP設(shè)計了一套全面的開發(fā)工
- 關(guān)鍵字： Xilinx Zynq-7000 Cadence
Cadence物理驗證系統(tǒng)通過FinFET制程認證
- 重點： ·?認證確保精確性方面不受影響，并包含用于65納米至14納米FinFET制程的物理驗證簽收的先進技術(shù) ·?雙方共同的客戶可通過它與Cadence?Virtuoso及Encounter平臺的無縫集成進行版圖設(shè)計和驗證版圖 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司今天宣布Cadence??Physical?Verification?System?(PVS)通過了GLOBALFOUNDRIES的認證，可用于65納米
- 關(guān)鍵字： Cadence FinFET Virtuoso Encounte
Cadence宣布新版Allegro TimingVision Environment工具
- 全球電子設(shè)計創(chuàng)新領(lǐng)先企業(yè)Cadence設(shè)計系統(tǒng)公司日前宣布其新版Allegro??TimingVision??environment加速高速接口設(shè)計高達67%。使用Cadence??Allegro?PCB?Designer中的TimingVision?environment，能大大縮短高速PCB接口設(shè)計周期，并確保接口信號滿足時序要求。如今先進的主流協(xié)議，包括DDR3/DDR4、?PCI?Express及SATA等協(xié)議，隨
- 關(guān)鍵字： Cadence Allegro PCB SATA Layout
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