降低時(shí)間成本提升良率 泰瑞達(dá)為半導(dǎo)體測(cè)試提速

• 芯片測(cè)試貫穿于半導(dǎo)體研發(fā)到量產(chǎn)的全部過程，是半導(dǎo)體制造無法繞開的一環(huán)。雖然近些年半導(dǎo)體工藝的演進(jìn)速度放緩，但因?yàn)橹圃旃に嚨木?xì)和芯片內(nèi)部結(jié)構(gòu)的復(fù)雜，使得測(cè)試和驗(yàn)證的復(fù)雜程度大幅提升。 新工藝，新挑戰(zhàn) 隨著制作工藝越來越先進(jìn)，芯片上的晶體管集成度也越來越高。為數(shù)量暴增的晶體管進(jìn)行測(cè)試勢(shì)必會(huì)造成芯片測(cè)試時(shí)間的增加。另外，模擬和射頻芯片測(cè)試過程中模擬測(cè)試占比重較大，且在測(cè)試之前需在內(nèi)部進(jìn)行trim調(diào)整，這樣會(huì)帶來額外的測(cè)試時(shí)間，測(cè)試時(shí)間的增加，就意味著更高的測(cè)試成本。Wafer yield也是先進(jìn)工藝帶來的一個(gè)
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