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利用更高效的 LVS 調(diào)試提高生產(chǎn)率

- 簡介版圖與電路圖比較 (LVS) 驗(yàn)證是片上系統(tǒng) (SOC) 設(shè)計周期中集成電路 (IC) 驗(yàn)證必不可少的組 成部分,但鑒于當(dāng)今高密度且層次化的版圖、不斷提高的電路復(fù)雜性以及錯綜復(fù)雜的晶圓 代工廠規(guī)則,運(yùn)行 LVS 可能是一項耗時且資源密集的工作。全芯片 LVS 運(yùn)行不僅會將設(shè)計版 圖與電路圖網(wǎng)表進(jìn)行比較,而且通常還包含會增加 LVS 運(yùn)行時間的其他驗(yàn)證,例如電氣規(guī)則 檢查 (ERC) 和短路隔離。根據(jù)設(shè)計的復(fù)雜性,調(diào)試這些設(shè)計的 LVS 結(jié)果可能同樣具挑戰(zhàn)性且耗時,進(jìn)而影響總周轉(zhuǎn)時 間 (TAT) 和計
- 關(guān)鍵字: LVS SOC IC設(shè)計 Mentor
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