低功耗制造測(cè)試的設(shè)計(jì)-第一部分

• 完全的數(shù)字電路測(cè)試方法通常能將動(dòng)態(tài)功耗提高到遠(yuǎn)超出其規(guī)范定義的范圍。如果功耗足夠大，將導(dǎo)致晶圓檢測(cè)或預(yù)老化(pre-burn-in)封裝測(cè)試失效，而這需要花大量的時(shí)間和精力去調(diào)試。當(dāng)在角落條件(corner conditions)下測(cè)試超大規(guī)模SoC時(shí)這個(gè)問(wèn)題尤其突出，甚至?xí)股a(chǎn)線上出現(xiàn)不必要的良率損失，并最終減少制造商的毛利。避免測(cè)試功耗問(wèn)題的最佳途徑是在可測(cè)試性設(shè)計(jì)(DFT)過(guò)程中結(jié)合可感測(cè)功率的測(cè)試技術(shù)。本文將首先介紹動(dòng)態(tài)功耗與測(cè)試之間的關(guān)系，以說(shuō)明為何功率管理現(xiàn)在比以往任何時(shí)候都迫切；然后介紹兩
• 關(guān)鍵字： ATPG  DFT  數(shù)字電路測(cè)試