在Virtex-4中共有16個BUFG,若都被使用且經(jīng)手動優(yōu)化后仍不滿足要求,那么還可以使用ISE提供的Floorplanner工具,對設計的各個模塊手動進行位置擺放,使各個模塊盡量靠近自己所使用的時鐘樹。

　　代碼一致性

　　對于經(jīng)過FPGA驗證的代碼而言,最擔心的是經(jīng)過驗證的代碼和進行流片的代碼不一致。導致這個現(xiàn)象產(chǎn)生的原因是多種的,其中版本控制和由于FPGA、ASIC專用器件不一致而引起的問題是最常見的兩個問題。

　　對于經(jīng)過FPGA驗證的代碼,為了能夠使被測代碼可以順利的在FPGA進行驗證,一般都采取了FPGA專用的器件。這些FPGA專用器件在ASIC中是不存在的。為了解決這個問題,我們通常采取“假代碼”(Fake Code)解決。

　　顧名思義,“假代碼”就是在代碼中保留FPGA專用器件的名稱和接口,但是在FPGA和ASIC中使用不同的器件內(nèi)核。該器件若在FPGA下使用則使用FPGA專用器件,若在ASIC下使用,則使用自己編寫的代碼。盡管這種做法仍然無法保證代碼的完全一致,但是卻最大限度的避免了代碼的差別。

　　結語

　　究竟使用EDA 仿真工具還是使用FPGA進行流片前的功能驗證一直是業(yè)內(nèi)討論的熱點話題,不同的設計、測試人員也有自己的觀點。本文針對使用FPGA進行驗證測試所遇到的一些問題提出了相應的解決方法?！?/p>