用一種更為整體的方法來降低功耗

　　是的！的確存在真正最優(yōu)化SDR功耗的方法，設計工程師需要一種把硬件和編程技術兩者結合起來的更為整體的方法。一種無效執(zhí)行的波形可能對SDR的功耗造成巨大的負面影響，不論硬件設計有多么好！設計工程師可以采用許多技術在FPGA中更有效地實現一個波形，這些技術包括并行處理算法、低頻操作、功率底層規(guī)劃和局部配置。
　　利用并行處理算法，FPGA所提供的并行處理能力容許實現比像DSP或GPP這樣的串行處理器可能達到的性能要高得多的信號處理性能，這個已經得到了很好的證實。因為并行處理可采用比串行處理器低得多的時鐘頻率執(zhí)行任務，當采用并行處理算法的時候，FPGA實際上比處理器能效更高。

　　利用低頻工作，許多軍用波形能從運行在較低的頻率以降低功耗上獲得好處。常見的是FPGA中的波形以低于200MHz的頻率運行，遠遠低于最大頻率。

　　上述的一些技術如時鐘門控利用對設計進行一些細致的底層規(guī)劃可能更為有效。例如，為了真正地利用時鐘門控的優(yōu)勢，設計工程師想利用相同的時鐘得到一個設計的幾個部分，而該時鐘可以在相同的區(qū)域——或許在器件的四分之一象限——被門控。目前市面上可利用的工具如賽靈思的PlanAhead設計和分析工具利用圖形用戶界面(GUI)使底層規(guī)劃變得更加容易。

　　局部重配置(PR)容許設計工程師在FPGA之內定時復用各種資源。如果沒有PR，設計工程師可能不得不重載整個FPGA以支持一個新的波形模式，因此，臨時失去通信鏈路，或讓所有模式在大的FPGA之中被同時載入，即使一次僅僅使用一個模式。PR容許支持多模式波形，不必同時把所有的模式載入FPGA之中，因此，能夠以較小的FPGA和較低的功耗實現相同的功能。有效地利用PR也從底層規(guī)劃獲益。類似于低內核電壓，PR能影響靜態(tài)和動態(tài)功率這兩者，但是，上述技術則僅僅影響動態(tài)功率。

　　圖1描述了這些用于降低功耗的各種方法。用于降低SDR功耗的一種真正的整體方法要采用來自每一個象限的多種技術。

　　假設有許多用于降低SDR功耗的方法，其中許多方法可以組合，似乎沒有什么機會能確定理想的功率最優(yōu)化波形實現方案。增加的混淆之處在于：許多波形成分如前向糾錯(FCC)常常能在FPGA或DSP當中的任一個上有效地實現。通常不清楚的是：如何在硬件和軟件之間進行最佳的劃分以實現能效最大化？盡管沒有靈丹妙藥，即沒有任何一種工具能評定所有不同的選項及轉換以決定性地鑒別最優(yōu)化的解決方案，但是，一定存在一種比純粹猜測更好的方法，這種猜測用的是已出版的數據表數字和基于電子數據表的功率估算器。

圖3：功率監(jiān)測GUI顯示調制解調器FPGA和DSP的功率消耗，
消除對波形實現功率消耗的猜測。

　　消除猜測：SDR功率最優(yōu)化測試床

　　一種更為優(yōu)良的方法就是訪問一個用于功率最優(yōu)化設計的能作為測試床的SDR。有了這樣一種測試床，就容許設計工程師或系統架構師根據經驗進行測試，并為功率優(yōu)化設計而權衡與特定硬件及軟件設計相關的折衷。設計工程師可能不僅僅要比較上述討論的一些優(yōu)缺點，而且可能要相對輕松地在FPGA和DSP/GPP之間反復開發(fā)和劃分一個波形，與此同時，在每一個調制解調器處理器件上采集功率測量值。

　　盡管不必要，但是，利用基于模型設計的各種概念，通過一種視覺方式進行建模，也可以經由波形的重新劃分而提供各種好處。這樣一種設計流程的例子見圖2。在這個例子中，可以采用MathWorks公司的Simulink進行建模。設計工程師可以選擇在一個可用的FPGA和DSP之間對波形進行劃分并直接在硬件上實現，實現過程要利用賽靈思用于DSP的System Generator和用于FPGA的ISE Foundation設計工具套件，以及MathWorks公司的Real-Time Workshop和TI公司用于DSP的Code Composer Studio。

　　設計工程師也可以采用在基于模型的設計環(huán)境之內的一種Power Monitoring GUI，以實時顯示為FPGA和DSP獨立地記錄的功率測量值。這樣的GUI的一個例子見圖3。這種記錄能力容許設計工程師對波形隨時間變化的能量效率做出有根據的決策，不僅僅是及時抓拍波形。這是必需的，因為許多波形本質上是“突發(fā)”的。如果波形實現造成調制解調器超過功率預算的情況變得顯而易見，設計工程師可以回到模型并針對更佳的效率對波形重新劃分。盡管這個流程現在并非輕而易舉，但是，這種努力是值得的，因為它消除了對調制解調器的功耗進行估計時的猜測。

　　通過賽靈思、TI和Lyrtech的協作，這樣一種具有功率監(jiān)測的SDR測試床現已開始供貨。該小形狀因子的SDR開發(fā)平臺把Virtex-4 FPGA與DM6446 DSP/GPP結合起來，從而讓設計工程師能夠進行低功耗設計。

　　為降低功耗而設計

　　盡管傳統上一直把重點放在降低SDR硬件的功耗上，但是，顯而易見軟件也對功耗具有重大影響。正因如此，需要一種整體方法來降低SDR的功耗。而且，能夠實際發(fā)揮SDR作用的測試床有助于消除對這個問題的猜測。盡管這種方法可能要預先進行更多的規(guī)劃和開發(fā)，但是，好處就是強迫并使SDR提供商能夠在提供現場持續(xù)時間更長、更可靠且在需要較少備用電池的無線電設備過程中建立競爭優(yōu)勢。