時鐘技術的未來發(fā)展：向分組網(wǎng)絡轉型(06-100)
——
作者：卓聯(lián)半導體公司 Peter Meyer, Tyler Bailey
時間：2008-04-03
來源：電子產(chǎn)品世界
收藏
加入技術交流群
掃碼加入
和技術大咖面對面交流
海量資料庫查詢
線路卡上 PLL(DPLL、APLL 或數(shù)字與模擬 PLL)的主要要求是監(jiān)控來自時鐘卡的系統(tǒng)時鐘并在發(fā)生故障時執(zhí)行無中斷參考轉換。線路卡上的 PLL 還必須執(zhí)行抖動衰減，從而為線路卡器件提供低抖動時鐘，以確保操作無故障并符合相關標準。
本文引用地址：http://www.antipu.com.cn/article/81182.htm如前所述，線路卡上的 PLL 鎖定于來自時鐘卡之一的背板參考時鐘，隨后其還將為 TSI、成幀器和 LIU 生成線路卡上所有必需的頻率。上述頻率通常分別為 8 kHz、1.544 MHz 和 2.048 MHz。我們假定背板參考時鐘頻率為 8 kHz 和 2 MHz。
線路卡還能從T1/E1線路提取時鐘參考，并將其提供給時鐘卡。通常它會是8 kHz的頻率參考。
分組線路卡(改進版)
圖3 給出了一款簡化線路卡，該線路卡不僅具有以太網(wǎng)接口，而且還能滿足傳統(tǒng) TDM 線路卡現(xiàn)有系統(tǒng)背板設置的要求。背板的時鐘和數(shù)據(jù)接口保持不變。NxDS0數(shù)據(jù)仍通過 TSI 傳輸，提取的線路卡時鐘以及背板時鐘卡時鐘仍為 8 kHz 和 2 MHz。
不過，就線路卡本身而言，VoIP 或 CESoP (電路仿真分組業(yè)務)處理器協(xié)同以太網(wǎng)交換機與 FE/GE PHY 在以太網(wǎng)／IP網(wǎng)絡上傳遞 NxDS0 語音服務。
評論