本文首先介紹了各種分頻器的實(shí)現(xiàn)原理，并在FPGA開發(fā)平臺(tái)上通過VHDL文本輸入和原理圖輸入相結(jié)合的方式，編程給出了仿真結(jié)果。最后通過對(duì)各種分頻的分析，利用層次化設(shè)計(jì)思想，綜合設(shè)計(jì)出了一種基于FPGA的通用數(shù)控分頻器，通過對(duì)可控端口的調(diào)節(jié)就能夠?qū)崿F(xiàn)不同倍數(shù)及占空比的分頻器。

　　1.引言

　　分頻器是數(shù)字系統(tǒng)中非常重要的模塊之一，被廣泛應(yīng)用于各種控制電路中。在實(shí)際中，設(shè)計(jì)人員往往需要將一個(gè)標(biāo)準(zhǔn)的頻率源通過分頻技術(shù)以滿足不同的需求。常見的分頻形式主要有：偶數(shù)分頻、奇數(shù)分頻、半整數(shù)分頻、小數(shù)分頻、分?jǐn)?shù)分頻。在某些嚴(yán)格的情況下，還有占空比的要求。其中非等占空比的偶數(shù)分頻器和奇數(shù)分頻器其實(shí)現(xiàn)比較容易，但對(duì)于半整數(shù)分頻器和占空比為50%的奇數(shù)分頻器實(shí)現(xiàn)比較困難。

　　本文首先介紹了各種分頻器的實(shí)現(xiàn)原理，并結(jié)合VHDL硬件描述語(yǔ)言對(duì)其進(jìn)行了仿真，最后提出一個(gè)可控的通用分頻器的設(shè)計(jì)方法，該方法可實(shí)現(xiàn)任意分頻，資源消耗低，具有可編程等優(yōu)點(diǎn)。

　　2.偶數(shù)分頻器

　　偶數(shù)分頻器比較簡(jiǎn)單，即利用計(jì)數(shù)器對(duì)需要分頻的原始時(shí)鐘信號(hào)進(jìn)行計(jì)數(shù)翻轉(zhuǎn)。

　　例如：要進(jìn)行M=2N(N為自然數(shù))分頻，當(dāng)計(jì)數(shù)值為0~k-1時(shí)，輸出高電平，當(dāng)計(jì)數(shù)值為k-1~2N-1時(shí)輸出低電平，同時(shí)計(jì)數(shù)值復(fù)位，如此循環(huán)可實(shí)現(xiàn)任意占空比的偶數(shù)分頻，其中M和k為預(yù)置數(shù)，可根據(jù)分頻倍數(shù)和占空比的要求進(jìn)行置數(shù)。如圖1所示，當(dāng)k=N時(shí)，即可實(shí)現(xiàn)占空比為50%的偶數(shù)分頻。

　　圖1 占空比為50%的4分頻仿真結(jié)果

　　3.奇數(shù)分頻器

　　任意占空比的奇數(shù)分頻器的實(shí)現(xiàn)，其原理與偶數(shù)分頻器類似。但對(duì)于占空比為50%的任意奇數(shù)次分頻卻無(wú)法用上述相同的方法實(shí)現(xiàn)。

　　下面介紹一種常用的實(shí)現(xiàn)方法。

　　實(shí)現(xiàn)原理：采用兩個(gè)不同的邊沿觸發(fā)器(一個(gè)在上升沿和一個(gè)在下降沿)來(lái)實(shí)現(xiàn)，其細(xì)節(jié)在于實(shí)現(xiàn)1/2個(gè)原始時(shí)鐘周期的時(shí)間差。

　　如圖2所示，進(jìn)行M=2N+1分頻時(shí)，k1是在clk上升沿且計(jì)數(shù)周期為M變化的信號(hào)。當(dāng)計(jì)數(shù)器值為0~N時(shí)，k1保持低電平，計(jì)數(shù)值為N+1~2N時(shí)，k1保持高電平。

　　圖2 占空比為50%的5分頻仿真結(jié)果