3、算法的FPGA實現(xiàn)

　　3.1視頻分割算法的實現(xiàn)

　　算法對數(shù)字視頻的處理采用并行處理方式， 首先要對輸入視頻像素流進行分割處理， 得到四路具有完整視頻格式的子視頻， 并且輸出的四路子視頻具有相同的掃描規(guī)律， 即行同步和場同步;四路子視頻中， 當有一個視頻進行場變換或行變換時， 其它三路視頻也要同時完成對各自視頻的場變換或行變換;當顯示屏在對屏上的第一行像素點進行掃描時，其余各顯示屏也都在對各自屏上的第一行像素點進行掃描。盡管掃描規(guī)律一致， 但每個子屏幕所顯示的視頻圖像內容卻是不同的。

　　(1)片外SRAM分時切換： 所設計視頻分割算法通過在外部SRAM 中對輸入視頻像素數(shù)據(jù)幀進行緩存，因為要進行不同順序的讀、寫操作。為了保證對數(shù)據(jù)進行讀寫處理的連續(xù)性， 即對RAM的寫入和讀出不發(fā)生時間上中斷， 因此須使用兩組SRAM進行讀、 寫分時切換操作， 如圖2 所示。

　　圖2 SRAM讀寫切換示意圖

　　在處理算法中使用了A、 B兩組像素數(shù)據(jù)存儲區(qū)， 用以記錄單幀的視頻像素數(shù)據(jù)。FPGA 的分時切換邏輯是依據(jù)輸入視頻流的場同步控制信號VSync發(fā)生由高電平到低電平的轉換， 以此作為新數(shù)據(jù)幀到來的標識。場同步控制寄存器Last-VSync 存儲的是像素流中前一個像素點的場同步控制信息，如果 LastVSync 為高電平“1”且當前像素點的場同步信號VSync 為低電平 “0” ， 則表示新的像素幀開始。那么幀存儲器選擇寄存器ReadBank則取反， 從而提示數(shù)據(jù)寫入和讀出控制邏輯進行讀/寫幀緩存的切換;相反，如果場同步控制寄存器LastVSync 與當前像素點的 VSync 值同時為有效“1” ，即表示沒有新的像素幀的到來， 幀存儲器選擇寄存器不發(fā)生變化。 這樣將輸入數(shù)據(jù)輪流分配到這兩組幀緩沖存儲器。即可實現(xiàn)對輸入視頻像素流的無縫緩沖與處理。

　　(2)子視頻同步控制獲取： 輸入視頻圖像在一幀內的行同步控制信號(HSync)和場同步控制信號(VSync)與輸出的四路子視頻的行同步控制信號及場同步控制信號并不一致，因此需要在算法中加入一個參考視頻像素流，用于提供子視頻行場同步控制信息; 該參考視頻流不包含像素點的R、 G、 B數(shù)據(jù)信息， 但滿足輸出子視頻流所需要的行、 場同步控制信號的時序特征。在形成的單幀視頻圖像中其水平方向和垂直方向像素點個數(shù)為輸入視頻像素點個數(shù)的一半，視頻刷新頻率與輸入視頻保持一致。

　　視頻流的控制邏輯如圖 3 所示， 過程如下：第1 級，將參考視頻流復制成4個子視頻流(Split4)， 第2級是對每一個視頻像素流地像素坐標增加偏移量(dx， dy)， 使其對應不同的子視頻像素點的顯示位置，例如，對第2 個子視頻， 由于它要讀取輸入視頻的右上方位置的視頻圖像數(shù)據(jù)，設置其橫向偏移量為Width/2 和縱向偏移量為0，其它的子視頻與之類似。復制出的四路參考視頻要轉換成串行像素流，輸入到幀緩存讀取像素數(shù)據(jù)，第3級操作就需要改變它們的像素周期，使子視頻在每4 個像素周期內輸出一個有效的像素數(shù)據(jù)， Cycles為預設置的控制像素周期(Cycles設置為 4)， 使有效像素數(shù)據(jù)的時鐘頻率與子視頻像素頻率相同。最后，對四路參考視頻像素流作不同的延時處理， 再經(jīng)過像素流融合(MUX4)為串行的視頻像素流。這樣把并行像素流轉為串行像素流，串行像素流讀取一幀像素的時間與輸入視頻像素流寫入一幀像素的時間是相等的。像素流融合操作對輸入的四路視頻， 通過設置控制參數(shù)(control)， 在不同時鐘下選取帶有偏移量的視頻像素點。

　　圖 3 視頻流的控制邏輯圖

　　3.2視頻插值放大算法的FPGA實現(xiàn)

　　視頻插值放大模塊包含了坐標計算單元、加權系數(shù)產(chǎn)生器、垂直插值單元、虛擬像素緩存器與水平插值單元，如圖4所示：

　　圖3 插值放大模塊的框圖