國內(nèi)譜儀技術多年來一直停留在模擬技術水平上，數(shù)字化能譜測量技術仍處于方法研究階段。為了滿足不斷增長的高性能能譜儀需求，迫切需要研制一種數(shù)字化γ能譜儀。通過核脈沖分析儀顯示在顯示器上的核能譜幫助人們了解核物質的放射性的程度。

　　1數(shù)字多道分析儀的優(yōu)勢

　　國內(nèi)很大一部分學者采用核譜儀模擬電路的方式實現(xiàn)脈沖堆積的處理。由于整個過程都是由模擬電路來實現(xiàn)，所以一直受到多種不利因素的困擾：模擬濾波成形電路有限的處理能力達不到最佳濾波的要求;模擬系統(tǒng)在高計數(shù)率下能量分辨率顯著下降，脈沖通過率低;模擬電路固有的溫漂和不易調(diào)整等特點，導致系統(tǒng)的穩(wěn)定性、線性及對不同應用的適應性不高;在脈沖波形識別、電荷俘獲效應校正等更復雜的應用場合模擬系統(tǒng)無法勝任。

　　相比來看，數(shù)字脈沖幅度分析系統(tǒng)的性能顯著優(yōu)于模擬脈沖分析器。數(shù)字分析器有以下幾點優(yōu)點：通過軟件實現(xiàn)，提高了系統(tǒng)的穩(wěn)定性與可靠性;可以利用數(shù)字信號處理方法針對輸入噪聲特點實現(xiàn)優(yōu)化設計，達到最佳或準最佳濾波效果;處理速度快，反堆積能力強，相同能量分辨率下脈沖通過率更高;參數(shù)由程序控制，調(diào)整方便、簡單。

　　2總體設計

　　本方案設計了一種基于可編程門陣列的多道脈沖幅度分析器的硬件平臺。圖1即為總體設計框圖，探測器輸出的核脈沖信號經(jīng)前端電路簡單調(diào)理后，經(jīng)單端轉差分，由采樣率為65 MHz的高速ADC在FPGA的控制下進行模/數(shù)轉換，完成核脈沖的數(shù)字化，并通過數(shù)字核脈沖處理算法在FPGA內(nèi)形成核能譜，核能譜數(shù)據(jù)可通過16位并行接口傳輸至其他譜數(shù)據(jù)處理終端，也可通過LVDS/RS 485接口實現(xiàn)遠程傳輸。特別需要注意的是，由于高速AD前置，調(diào)理電路應該滿足寬帶、高速，且電路參數(shù)能夠動態(tài)調(diào)整的需要，以適應不同類型探測器輸出的信號，從而更好地發(fā)揮數(shù)字化技術的優(yōu)勢。

　　圖1 總體設計框圖

　　3具體硬件設計

　　3.1前端電路

　　前端電路由單端轉差分和高速ADC電路組成。差分電路由于其良好的抗共模干擾能力而應用廣泛。由于調(diào)理電路輸出的脈沖信號為單極性信號，若直接送入ADC，將損失一半的動態(tài)范圍。設計中在運放中加入一個適當?shù)钠秒妷?，將單極性信號轉換成雙極性信號后再送入ADC，以保證動態(tài)范圍。將信號由單端轉換成差分的同時，進行抗混疊濾波處理，完成帶寬的調(diào)整。

　　本設計使用AD9649 - 65高速ADC實現(xiàn)核脈沖的模/數(shù)轉換，AD9649為14位并行輸出的高速模/數(shù)轉換器，具有功耗低、尺寸小、動態(tài)特性好等優(yōu)點。當信號從探測器通過調(diào)理電路，過差分轉單端電路后，以差分信號的形式進入ADC，在差分時鐘的控制下，轉換成14位數(shù)據(jù)，進入FPGA.該高速A/D在外部FPGA的控制下對信號進行采樣。然后將采樣后的數(shù)字信號送入FPGA中實現(xiàn)數(shù)字核脈沖的幅度提取。圖2為A/D轉換的原理圖，AD9649在差分時鐘的同步下完成A/D轉換，D0~D13為14個有效輸出數(shù)據(jù)位。

　　圖2 ADC電路原理圖

　　3.2 FPGA

　　目前國內(nèi)外多道脈沖幅度分析的數(shù)字化實現(xiàn)主要有2種方案：純DSP方案、DSP+可編程器件方案。本文將充分發(fā)揮FPGA的并行處理優(yōu)勢，在單片F(xiàn)PGA芯片上實現(xiàn)核脈沖的采集與數(shù)字核脈沖處理算法，經(jīng)Quar-tus-Ⅱ軟件仿真與綜合，本文選用EP3C40 FPGA芯片實現(xiàn)多道分析器的數(shù)字化功能。