在這個實驗里我們將學習如何用Verilog來實現組合邏輯。

組合邏輯電路是數字電路的重要部分，電路的輸出只與輸入的當前狀態(tài)相關的邏輯電路，常見的有選擇器、比較器、譯碼器、編碼器、編碼轉換等等。在本實驗里以最常見的3-8譯碼器為例說明如何用Verilog實現。3-8譯碼器的真值表如下：

從前面的實驗可以知道，當FPGA輸出信號到LED為高電平時LED熄滅，反之LED變亮。同時我們可以以開關的信號模擬3-8譯碼器的輸入，這樣控制開關我們就能控制特定的LED變亮。

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// >>>>>>>>>>>>>>>>>>>>>>>>> COPYRIGHT NOTICE <<<<<<<<<<<<<<<<<<<<<<<<<
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// File name    : decode38.v
// Module name  : decode38
// Author       : STEP
// Description  : 3-8decode control LED
// Web          : www.stepfpga.com 
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// Code Revision History : 
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// Version: |Mod. Date:   |Changes Made:
// V1.0     |2017/03/02   |Initial ver
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// Module Function:利用3路開關的狀態(tài)作為輸出，通過3-8譯碼實現控制LED燈的顯示。 
module decode38 (sw,led); 	
input [2:0] sw;							//開關輸入信號，利用了其中3個開關作為3-8譯碼器的輸入
	output [7:0] led;						//輸出信號控制特定LED         
	reg [7:0] led;                                                  
	//定義led為reg型變量，在always過程塊中只能對reg型變量賦值         
	//always過程塊，括號中sw為敏感變量，當sw變化一次執(zhí)行一次always中所有語句，否則保持不變
	always @ (sw)
	begin
		case(sw)                                                   //case語句，一定要跟default語句
			3'b000:	led=8'b0111_1111;                         
			//條件跳轉，其中“_”下劃線只是為了閱讀方便，無實際意義  
			3'b001:	led=8'b1011_1111;                         
			//位寬'進制+數值是Verilog里常數的表達方法，進制可以是b、o、d、h（二、八、十、十六進制）
			3'b010:	led=8'b1101_1111;
			3'b011:	led=8'b1110_1111;
			3'b100:	led=8'b1111_0111;
			3'b101:	led=8'b1111_1011;
			3'b110: led=8'b1111_1101;
			3'b111:	led=8'b1111_1110;
			default: ;
		endcase
	end endmodule

綜合(synthesize)完成之后一定要配置FPGA的引腳到相應的外設。

下載完程序后就可以實現3個開關控制不同LED燈的顯示，3-8譯碼器完成。

實現了一個簡單的組合邏輯3-8譯碼器，在下一個數碼管顯示實驗我們將學習如何通過譯碼實現控制數碼管的顯示。