Zedboard的接口框圖如下：

掛在PL側(cè)的模塊有HDMI、VGA、OLED等，下面將詳細(xì)介紹在Zedboard上驅(qū)動(dòng)VGA的過(guò)程，開(kāi)發(fā)環(huán)境為Vivado 2016.2。Zedboard是通過(guò)權(quán)電阻網(wǎng)絡(luò)來(lái)搭建的DAC電路，

關(guān)于VGA的驅(qū)動(dòng)原理，請(qǐng)看下面的時(shí)序圖：

程序中就是通過(guò)計(jì)數(shù)器來(lái)模擬產(chǎn)生行、場(chǎng)同步信號(hào)。這里主要介紹下Vivado的開(kāi)發(fā)流程。Vivado下新建工程，選擇開(kāi)發(fā)板Zedboard，如圖：

將修改好的工程代碼都加進(jìn)來(lái)，這里通過(guò)clock Wizard重新生成所需要的時(shí)鐘，方法和quartus大同小異，移植好的工程如圖:

然后執(zhí)行Run Synthesis、Run ImplementaTIon和Generate Bitstream就可以生成.Bit文件下載到FPGA里了。這里我又想用下在線邏輯分析儀的功能，那么首先需要在代碼里對(duì)需要查看波形的信號(hào)前加(* mark_debug=ture *)，就算該信號(hào)在工程中沒(méi)有連接，也不會(huì)別編譯器優(yōu)化掉。如圖：

我們將要在邏輯分析儀中觀察VGA的紅、綠、藍(lán)信號(hào)。選擇Set Up Debug，將感興趣的信號(hào)加進(jìn)來(lái)。

注意時(shí)鐘域別弄錯(cuò)了，設(shè)置好后，我們發(fā)現(xiàn)RTL視圖里多了調(diào)試模塊

然后在Hardware Manager中執(zhí)行 Open Target，連接上目標(biāo)開(kāi)發(fā)板后，Program device，下載完后，邏輯分析儀窗口就會(huì)自動(dòng)出來(lái)。

最后的顯示效果如下：