基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn) 作者： 時(shí)間：2017-06-05 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 提出了基于FPGA對IDE硬盤數(shù)據(jù)進(jìn)行AES加解密的方法。對算法進(jìn)行了改進(jìn)和優(yōu)化，以降低加解密過程對IDE硬盤數(shù)據(jù)傳輸速度的影響。基于FPGA的IDE硬盤數(shù)據(jù)AES加解密研究與實(shí)現(xiàn).pdf本文引用地址：http://www.antipu.com.cn/article/201706/349271.htm
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