我們已經利用絕妙的數學家思維方式來了解失調和增益失配引起的雜散幅度，現在讓我們利用它來量化時序失配引起的雜散水平。通過之前的討論，我們知道時序失配引起的雜散出現在fS/2 ± fin，該位置與增益失配雜散出現的位置相同。

討論的結果留下的信息告訴我們，fS/2 ± fin位置處有多少雜散源自增益失配，有多少雜散源自時序失配。這很重要，因為在交錯時，它使我們能夠判斷哪種失配引起的麻煩最大。希望我們不會落到兩種失配均非常糟糕的境地，不過，起初試圖交錯時，這并不是我們要關注的。我們需要在設計過程一開始就努力使失配最小。

因此，讓我們再次以數學家的思維方式，探究其中的數學，看看如何計算時序失配在fS/2 ± fin處引起的雜散幅度。我想我們很快就要從數學家的思維方式轉換回來，以工程師方式思考問題，不過稍安勿躁，讓我們再等一會。

現在看看計算，了解時序失配將引起多大的雜散。觀察下面的公式1，其中ωA是模擬輸入頻率，ΔτE是時序失配。

現在，考慮一個雙通道器件的兩個14位250MSPS ADC之間存在典型的時序失配。典型值可能是1ps左右。將該值代入公式1，得到下式：

這一結果至少比我們第一次看到增益失配的結果時更令人鼓舞! 1ps的時序失配將在fS/2 ± fin處產生70dBc的交錯雜散。這剛好與大多數應用能夠容許的最大雜散水平差不多。對于交錯ADC，無雜散動態(tài)范圍(SFDR)規(guī)格顯然仍將以它為主。

二次和三次諧波以及任何其他雜散輸出很可能小于70dBc?，F在看看怎么才能超過70dBc水平。我們希望降低它，因為有些應用需要80到90 dBc的無雜散動態(tài)范圍。下面的圖1顯示了時序失配雜散的幅度與時序失配(單位為ps)的關系。

時序雜散與時序失配的關系(交錯式14位ADC)

此圖說明了幾件事情。與增益失配曲線相似，雜散幅度大致呈指數式下降，一旦失配接近10ps，雜散幅度曲線便開始變得近似平坦。它還告訴我們，為了將雜散幅度控制在90dBc范圍內，必須讓時序失配變得非常小(fs范圍)。由此我們可以了解，兩個ADC之間的時序匹配必須達到多么高的精度。要知道，飛秒(fs)可是非常之小!

然而，隨著工藝技術縮小且匹配技術改善，降低交錯ADC之間的時序失配變得相對更容易。注意，布局只是整個拼圖中的一塊。當今的高速ADC已達到千兆采樣范圍，需要采取某種校準措施，使時序失配降低到fs范圍。這說明仍有希望，我們只需設計出一個良好的校準方案即可降低失配。我們有望在不久從高層次上討論某些建議的方案，除非大家的評論和問題把我們帶到其他地方。

所以這種數學家思維方式就可以派上用場了。有時候，我們工程師需要通過這種方式，從而可以理解我們在工程領域遇到的問題。幸運的是，我們的思維方式還可以轉換回來，享受工程設計之樂。別忘了要不時地換種方式思考，歡迎繼續(xù)提出意見和問題。