摘要：基于FPGA的應(yīng)用技術(shù)，采用Altera公司DE2-70開(kāi)發(fā)板的CycloneⅡ系列EP2C70作為核心器件，設(shè)計(jì)了一種基于FPGA的新型可調(diào)信號(hào)發(fā)生器。通過(guò)QuartusⅡ軟件及Vetilog HDL編程語(yǔ)言設(shè)計(jì)LPM_ROM模塊定制數(shù)據(jù)ROM，并通過(guò)地址指針讀取ROM中不同區(qū)域的數(shù)據(jù)，根據(jù)讀取數(shù)據(jù)間隔的不同，實(shí)現(xiàn)調(diào)整頻率功能，該系統(tǒng)可產(chǎn)生正弦波、方波、三角波和鋸齒波4種波形信號(hào)，并使用嵌入式邏輯分析儀對(duì)產(chǎn)生的不同波形信號(hào)進(jìn)行實(shí)時(shí)測(cè)試，實(shí)驗(yàn)證明，該可調(diào)信號(hào)發(fā)生器系統(tǒng)軟件模擬數(shù)據(jù)和理論定制波形相吻合。
關(guān)鍵詞：信號(hào)發(fā)生器；EP2C70；Vetjlog HDL；FPGA

傳統(tǒng)信號(hào)發(fā)生器大多由模擬電路構(gòu)成，存在連線(xiàn)復(fù)雜、調(diào)試煩瑣且可靠性較差等缺點(diǎn)。以Verilog HDL編程語(yǔ)言和FPGA器件為核心的可調(diào)信號(hào)發(fā)生器的設(shè)計(jì)實(shí)現(xiàn)，提高了系統(tǒng)可靠性，實(shí)現(xiàn)了系統(tǒng)信號(hào)實(shí)時(shí)快速測(cè)量，也為其廣泛應(yīng)用于實(shí)際領(lǐng)域創(chuàng)造了條件。

1 系統(tǒng)總體設(shè)計(jì)
可調(diào)信號(hào)發(fā)生器系統(tǒng)由頂層模塊、EP2C70器件、控制開(kāi)關(guān)和輸入輸出模塊等部分組成，如圖l所示。在FPGA中實(shí)現(xiàn)的頂層文件包含地址指針和數(shù)據(jù)ROM2部分。其中，數(shù)據(jù)ROM由QuartusⅡ軟件中的LPM_ROM模塊構(gòu)成，能達(dá)到最優(yōu)設(shè)計(jì)，LPM_ROM由FPGA中的EAB或ESB實(shí)現(xiàn)。數(shù)據(jù)ROM中存儲(chǔ)正弦波、方波、三角波和鋸齒波4種信號(hào)各1個(gè)周期的波形數(shù)據(jù)(在此選擇1個(gè)周期128個(gè)數(shù)據(jù)樣點(diǎn))，地址指針讀取ROM中不同區(qū)域的數(shù)據(jù)，可產(chǎn)生不同的波形，并通過(guò)使用嵌入式邏輯分析儀SignalTapⅡ進(jìn)行實(shí)時(shí)測(cè)試。根據(jù)讀取數(shù)據(jù)間隔的不同，即可實(shí)現(xiàn)調(diào)整頻率的功能。

2 系統(tǒng)功能模塊設(shè)計(jì)
可調(diào)信號(hào)發(fā)生器系統(tǒng)的功能模塊主要由頂層文件(Verilog HDL源程序)和波形數(shù)據(jù)ROM兩部分組成。波形數(shù)據(jù)ROM設(shè)計(jì)主要包括設(shè)計(jì)波形數(shù)據(jù)ROM初始化數(shù)據(jù)文件和定制ROM元件(datarom．v)。
2．1 頂層文件設(shè)計(jì)
本系統(tǒng)采用Ahera公司的CycloneⅡ系列EP2C70器件作為核心，通過(guò)QuartusⅡ軟件編寫(xiě)Verilog HDL源程序，實(shí)現(xiàn)一個(gè)可以產(chǎn)生正弦波、方波、三角波和鋸齒波4種波形信號(hào)，并且能夠?qū)崿F(xiàn)信號(hào)轉(zhuǎn)換及頻率可調(diào)功能的信號(hào)發(fā)生器。其中control控制產(chǎn)生波形的種類(lèi)，00、0l、10、11分別產(chǎn)生正弦波、方波、三角波和鋸齒波；i控制讀取數(shù)據(jù)間隔，調(diào)整頻率。產(chǎn)生正弦波的源程序如下：