基于PCI總線(xiàn)集成電路測(cè)試儀接口設(shè)計(jì)
作者：
時(shí)間：2012-07-17
來(lái)源：網(wǎng)絡(luò)
收藏
加入技術(shù)交流群
掃碼加入
和技術(shù)大咖面對(duì)面交流
海量資料庫(kù)查詢(xún)
本設(shè)計(jì)的接口總線(xiàn)選用的是PCI總線(xiàn)。PCI(Peripheral Component Interconnect)是一種由NI公司于1997年發(fā)布的基于計(jì)算機(jī)測(cè)量和自動(dòng)化平臺(tái)的一種全新的開(kāi)放性、模塊化儀器總線(xiàn)規(guī)范。PCI總線(xiàn)采用32位突發(fā)方式傳輸?shù)木植靠偩€(xiàn)，工作頻率可達(dá)33 MHz，支持32 b／64 b的數(shù)據(jù)傳輸，并支持多總線(xiàn)主控和線(xiàn)性突發(fā)(Burst)模式傳送，在理論上數(shù)據(jù)傳輸速率可以達(dá)到132 Mb／s。
目前國(guó)內(nèi)外PCI總線(xiàn)接口實(shí)現(xiàn)方案主要有：采用專(zhuān)用的PCI接口芯片。采用專(zhuān)用芯片只需考慮用它來(lái)實(shí)現(xiàn)自己要求的功能，而不用考慮PCI芯片的內(nèi)部結(jié)構(gòu)，這樣就縮短了設(shè)計(jì)時(shí)間，但靈活性較差，會(huì)造成一定的資源浪費(fèi)。利用IP核來(lái)實(shí)現(xiàn)PCI接口，利用基于PCI協(xié)議的IP核來(lái)實(shí)現(xiàn)PCI接口，這種設(shè)計(jì)開(kāi)發(fā)速度較快，靈活性較好，但是IP核價(jià)格昂貴。采用FPGA實(shí)現(xiàn)PCI總線(xiàn)協(xié)議。采用CPLD／FPGA等可編程邏輯器件實(shí)現(xiàn)PCI接口，最大的優(yōu)點(diǎn)在于靈活的可編程性，可以節(jié)約系統(tǒng)的邏輯資源，系統(tǒng)設(shè)計(jì)緊湊，方便系統(tǒng)更新，缺點(diǎn)是開(kāi)發(fā)難度大，周期長(zhǎng)，系統(tǒng)檢驗(yàn)困難，且不具備通用性。本文設(shè)計(jì)了一種采用PCI專(zhuān)用接口芯片PCI9030實(shí)現(xiàn)PCI總線(xiàn)接口，并利用可編程邏輯器件FPGA完成復(fù)雜的時(shí)序邏輯控制和地址譯碼。該設(shè)計(jì)的特點(diǎn)是簡(jiǎn)化了硬件電路的復(fù)雜性，縮短了開(kāi)發(fā)周期，通用性較好。其硬件連接框圖如圖2所示。本文引用地址：http://www.antipu.com.cn/article/193582.htm
2 PCI總線(xiàn)的信號(hào)定義
PCI總線(xiàn)的信號(hào)主要包括PCI總線(xiàn)信號(hào)、E2PROM接口信號(hào)和局部總線(xiàn)信號(hào)。主要信號(hào)的電路連接圖如圖3所示。
2．1 PCI總線(xiàn)信號(hào)
PCI總線(xiàn)信號(hào)包括CLK(時(shí)鐘信號(hào))、
(復(fù)位信號(hào))、
(幀周期信號(hào))、C／BE[3．．0](總線(xiàn)命令／字節(jié)使能信號(hào))、
(主設(shè)備準(zhǔn)備好信號(hào))、
(目標(biāo)設(shè)備準(zhǔn)備好信號(hào))、AD[31．．00](地址／數(shù)據(jù)信號(hào))、PAR(奇偶校驗(yàn)信號(hào))、
(停止信號(hào))、IDSEL(初始化設(shè)備選信號(hào))、
(設(shè)備選擇信號(hào))、
(數(shù)據(jù)奇偶校驗(yàn)錯(cuò)誤報(bào)告信號(hào))、
(系統(tǒng)錯(cuò)誤報(bào)告信號(hào))、
(中斷信號(hào))等。這些信號(hào)由PCI9030芯片上的各管腳直接與PC機(jī)的PCI插槽對(duì)應(yīng)的端口相連。其中MODE信號(hào)是多路復(fù)用信號(hào)，這里使用多路復(fù)用功能，需要上拉10kΩ的電阻至3．3 V電源，邊界掃描功能不使用，引腳TRST應(yīng)該接地。
評(píng)論