4 功能實(shí)現(xiàn)及仿真
通過QuartusⅡ開發(fā)環(huán)境，文本編輯方式，用VHDL語言進(jìn)行編程，生成圖元，結(jié)合頂層原理圖設(shè)計(jì)，實(shí)現(xiàn)信號預(yù)處理模塊原理圖，如圖4所示。

對編寫的程序進(jìn)行調(diào)試、編譯通過，然后進(jìn)行功能時(shí)序仿真，實(shí)現(xiàn)如果信號2到來之前已經(jīng)收到信號l，并且已經(jīng)在計(jì)數(shù)，但若小于預(yù)設(shè)的閘門關(guān)閉時(shí)間80 ns，則不進(jìn)行閘門關(guān)閉。即中斷保持高電平不變，停止信號保持低電平，感知器認(rèn)為此信號為非測量信號2，繼續(xù)監(jiān)測信號2的到來，如圖5所示。

如果信號2到來之前已經(jīng)收到信號1，并且已經(jīng)在計(jì)數(shù)，但若大于或是等于預(yù)設(shè)的閘門關(guān)閉時(shí)間80 ns，則進(jìn)行閘門關(guān)閉，即中斷由高電平跳變?yōu)榈碗娖?，停止信號由低電平跳變?yōu)楦唠娖?，感知器判斷出此信號為所要測量的信號2，通知主控制器讀取數(shù)據(jù)，如圖6所示。

5 結(jié)論
該系統(tǒng)硬件設(shè)計(jì)采用Ahera公司的FPGA器件EPIC3T10017，同時(shí)軟件設(shè)計(jì)采用其公司自行開發(fā)的QuartusII開發(fā)環(huán)境進(jìn)行程序設(shè)計(jì)及其功能時(shí)序的仿真。實(shí)踐表明，由于FPGA器件簡單易學(xué)，市場占有量大，開發(fā)設(shè)計(jì)人員容易購置，開發(fā)技術(shù)易于掌握，尤其是FPGA本身功能強(qiáng)大，故其在工業(yè)控制領(lǐng)域中將占據(jù)重要的位置。這里所介紹的時(shí)間間隔測量技術(shù)可在靶場測試、激光測距、物理實(shí)驗(yàn)、航空航天等領(lǐng)域發(fā)揮良好的作用。