QuestaSim是第一個(gè)基于標(biāo)準(zhǔn)的單核驗(yàn)證引擎，集成了一個(gè)HDL模擬器，一個(gè)約束求解器，一個(gè)判斷引擎，功能覆蓋，以及一個(gè)通用的用戶界面。

主要特點(diǎn)：

*內(nèi)建單內(nèi)核仿真器支持SystemVerilog、verilog、VHDL、PSL以及SystemC。

*內(nèi)建約束解釋器支持Constrained-random激勵(lì)生成，以實(shí)現(xiàn)Testbench-Automation；

*支持基于PSL，SystemVerilog語(yǔ)言斷言的功能驗(yàn)證，支持業(yè)界最著名的0-in Checkware 斷言庫(kù)功能驗(yàn)證

*集成化支持功能覆蓋率檢查與分析

*高性能的RTL和Gate-level仿真速度

*支持用SystemVerilog和SystemC實(shí)現(xiàn)高層次testbench設(shè)計(jì)與調(diào)試

*高性能集成化的混合語(yǔ)言調(diào)試環(huán)境加速對(duì)混合驗(yàn)證語(yǔ)言；（SystemVerilog，SystemC，PSL，VHDL，Verilog）的交叉調(diào)試與分析

*基于標(biāo)準(zhǔn)的解決方案能支持所有的流程，便于保護(hù)驗(yàn)證上的投資

*提供最高性價(jià)比的功能驗(yàn)證解決方案

Questa AFV提供真正的混合語(yǔ)言驗(yàn)證
Questa AFV是以混合語(yǔ)言流程 (mixed language flow) 為目標(biāo)的單核心驗(yàn)證解決方案，
它同時(shí)支持SystemVerilog、VHDL、PSL和SystemC，使設(shè)計(jì)人員能夠選擇最合適的語(yǔ)言。
除此之外，與SystemVerilog驗(yàn)證能力的緊密連結(jié)，并將其用于受限隨機(jī)
（constrainedrandom)測(cè)試平臺(tái)的產(chǎn)生以及功能覆蓋率的驗(yàn)證也對(duì)VHDL使用者大有好處。
QuestaSim用戶界面與ModelSim類似，命令也完全兼容。

QuestaSim Coverage檢查：

QuestaSim DPI Use Flow：