摘要：系統(tǒng)利用直接數(shù)字頻率合成技術(DDS)完成任意波形發(fā)生器設計，以FPGA作為核心控制器件，用Flash和RAM作為波形數(shù)據(jù)存儲模塊，在上位機軟件的控制下，利用高精度D／A轉(zhuǎn)換器，實現(xiàn)正弦波、方波、三角波、鋸齒波、高斯白噪聲等任意波形輸出。系統(tǒng)可廣泛用于通訊、遙控遙測、震動激勵和儀器儀表等領域。
關鍵詞：DDS；FPGA；Flash；RAM；上位機；D／A轉(zhuǎn)換器

隨著數(shù)字信號處理技術的飛速發(fā)展，高精度大動態(tài)范圍D／A轉(zhuǎn)換器的出現(xiàn)和廣泛應用，基于取樣技術和計算技術，通過數(shù)字方法生成頻率和相位相對固定且可調(diào)的合成技術，即直接數(shù)字頻率合成(DDS)技術日益成熟，它采用全數(shù)字化結(jié)構(gòu)，具有頻率分辨率高、相對帶寬寬、頻率轉(zhuǎn)換速度快、相位噪聲低、信號純度高等優(yōu)點。因此，本系統(tǒng)采用DDS技術來完成任意波形發(fā)生器設計。

1 DDS工作原理
直接數(shù)字頻率合成(DDS)技術是一種以采樣定理為基礎的全數(shù)字化波形產(chǎn)生方法。DDS頻率合成器主要由相位累加器、波形數(shù)據(jù)存儲器、D／A轉(zhuǎn)換器和低通濾波器組成，其原理框圖如圖1所示。在一個系統(tǒng)時鐘周期內(nèi)，相位累加器將前一次的累加值與頻率控制字相加，得到新的累加值，將新的累加值作為地址，從波形數(shù)據(jù)存儲器中讀取信號的幅度值，送入D／A轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)換為模擬信號，最后再經(jīng)低通濾波器生成需要波形。其中波形數(shù)據(jù)存儲器中存儲了周期信號單個周期的幅度值，相位累加器每溢出1次，可從波形數(shù)據(jù)存儲器中讀取1個周期的信號幅度值。因此，若假設頻率控制字為K，相位累加器為N位，則經(jīng)過個系統(tǒng)時鐘周期，可產(chǎn)生1個周期的輸出信號，再設系統(tǒng)時鐘頻率為fsclk，則輸出信號頻率。

2 系統(tǒng)總體框圖
系統(tǒng)總體框圖如圖2所示。其中，上位機軟件由LabWindows軟件編寫，用于控制信號的產(chǎn)生，下位機以FPGA作為核心控制器件，主要用于接收上位機發(fā)送的控制命令和信號參數(shù)，并控制下位機系統(tǒng)產(chǎn)生對應波形。下位機系統(tǒng)主要分為FPGA控制單元、波形存儲單元、波形產(chǎn)生單元。波形存儲單元主要包括Flash和SRAM，F(xiàn)lash用于存儲各種波形數(shù)據(jù)，波形產(chǎn)生時，F(xiàn)PGA先將要產(chǎn)生的波形數(shù)據(jù)從Flash讀入SRAM，再利用相位累加器的累加值從SRAM中讀取波形數(shù)據(jù)。波形產(chǎn)生單元主要完成波形數(shù)據(jù)的產(chǎn)生，首先將SRAM讀出的波形幅度數(shù)據(jù)送入D／A轉(zhuǎn)換器，產(chǎn)生信號的階梯序列波，再通過低通濾波器和功率放大電路產(chǎn)生輸出信號。

3 系統(tǒng)硬件設計
3．1 Flash連接電路圖