3．1．1 數(shù)據(jù)采集模塊設計
雷達信號采集技術(shù)中，采集時序控制與實時數(shù)據(jù)傳輸是關(guān)鍵也是技術(shù)的難點所在。為保證采集的連續(xù)性，設計中采用了FPGA內(nèi)部雙FIFO的緩沖技術(shù)、外置專用緩沖芯片技術(shù)與計算機公用緩沖區(qū)環(huán)行存儲技術(shù)。該模塊的詳細軟件設計流程如圖4所示。
3．1．2 數(shù)據(jù)緩沖模塊設計
數(shù)據(jù)緩沖模塊設計了同步FIFO A和異步FIFO B。其中FIFO A的一端接收A／D轉(zhuǎn)換數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給外部SRAM；FIFO B的一端接收SRAM的數(shù)據(jù)，另一端將數(shù)據(jù)傳輸給USB單片機的FIFO。
3．1．3 測頻模塊設計
基于傳統(tǒng)測頻原理的頻率計的測量精度將隨被測信號頻率的下降而降低，在實用中有較大的局限性，而等精度頻率計不但具有較高的測量精度，而且在整個頻率區(qū)域能保持恒定的測量精度。綜合考慮，本系統(tǒng)采用等精度頻率計的測量方法。其基本流程圖如圖5所示。

3．1．4 測電壓模塊設計
采集信號經(jīng)A／D變換器量化編碼以后，可以根據(jù)量化得到的結(jié)果進行信號幅度值的計算。同時考慮到采集到的信號尤其是正弦波、三角波等信號在測量時會發(fā)生抖動，所以在進行電壓測量時，采用了取平均值和對信號進行平滑處理相結(jié)合的方法提高測電壓的精度，設計實現(xiàn)對信號峰峰值、平均值的測量。