摘要：設(shè)計(jì)是以信道的編解碼的思想，實(shí)現(xiàn)信道的編解過(guò)程，通過(guò)用VHDL語(yǔ)言對(duì)Altera公司生產(chǎn)的可編程邏輯器件CPLD進(jìn)行編程，從而實(shí)現(xiàn)HDB3碼編解碼過(guò)程，同時(shí)也可采用原理圖的形式用CPLD實(shí)現(xiàn)卷積碼編解碼器。通過(guò)本次設(shè)計(jì)，實(shí)現(xiàn)了信道的編解碼，從而了解信道的編解碼過(guò)程。
關(guān)鍵詞：信道編解碼；CPLD；HDB3碼；卷積碼

0 引言
通過(guò)對(duì)可編程邏輯器件CPLD用VHDL語(yǔ)言進(jìn)行編程，實(shí)現(xiàn)編碼譯碼過(guò)程，本設(shè)計(jì)采用HDB3碼對(duì)可編成邏輯器件進(jìn)行編程。

1 CPLD相關(guān)內(nèi)容及信道編解碼
CPLD(Complex Programmable Logic Device)是復(fù)雜可編程邏輯器件的簡(jiǎn)稱，它是20世紀(jì)90年代初期出現(xiàn)的高密度可編程邏輯器件，采用E2CMOS工藝制作，一般由三種可編程電路組成，即可編程邏輯宏單元，可編程輸入／輸出單元和可編程內(nèi)部連線。它可利用EDA技術(shù)中的MAX+ PLUS2作為開(kāi)發(fā)工具，將設(shè)計(jì)的電路圖或硬件描述語(yǔ)言編寫(xiě)的程序綜合成網(wǎng)表文件寫(xiě)入其中，制成ASIC芯片。CPLD的突出優(yōu)點(diǎn)是可反復(fù)編程，集成度非常高，數(shù)據(jù)速率快，同時(shí)具有較大的靈活性。

2 編碼器的VHDL建模與程序設(shè)計(jì)
2．1 HDB3碼編碼規(guī)則
HDB3碼是AMI碼的改進(jìn)型，稱為三階高密度雙極性碼，它克服了AMI碼的長(zhǎng)連0串現(xiàn)象。HDB3碼的編碼規(guī)則為先檢查消息代碼(二進(jìn)制)的連0串，若沒(méi)有4個(gè)或4個(gè)以上連0串，則按照AMI碼的編碼規(guī)則對(duì)消息代碼進(jìn)行編碼；若出現(xiàn)4個(gè)或4個(gè)以上連0串，則將每4個(gè)連0小段的第4個(gè)0變換成與前一非0符號(hào)(+1或-1)同極性的V符號(hào)，同時(shí)保證相鄰Y符號(hào)的極性交替(即+1記為+V，-1記為-V)；接著檢查相鄰V符號(hào)間非0符號(hào)的個(gè)數(shù)是否為偶數(shù)，若為偶，則將當(dāng)前的V符號(hào)的前一非0符號(hào)后的第1個(gè)0變?yōu)?B或-B符號(hào)，且B的極性與前一非0符號(hào)的極性相反，并使后面的非0符號(hào)從V符號(hào)開(kāi)始再交替變化。
2．2 HDB3編碼器的VHDL建模與程序設(shè)計(jì)
HDB3碼的VHDL建模思想是在消息代碼的基礎(chǔ)上，依據(jù)HDB3編碼規(guī)則進(jìn)行插入“V”符號(hào)和“B”符號(hào)的操作，且用2位二進(jìn)制代碼分別表示。最后完成單極性信號(hào)變成雙極性信號(hào)的轉(zhuǎn)換。其編碼模型如圖1所示。

2．2．1 插“V”模塊的實(shí)現(xiàn)
插“V”模塊主要是對(duì)消息代碼里的四連0串的檢測(cè)，即當(dāng)出現(xiàn)四個(gè)連0串的時(shí)候，把第四個(gè)“0”變換成符號(hào)“V”，用“11”標(biāo)識(shí)。“1”用“01”標(biāo)識(shí)，“0”用“00”標(biāo)識(shí)。實(shí)現(xiàn)的VHDL結(jié)構(gòu)代碼如arty：