在芯片的研發(fā)環(huán)節(jié)，FPGA 驗證是其中的重要的組成部分，如何有效的利用 FPGA 的資源，管腳分配也是必須考慮的一個重要問題。一般較好的方法是在綜合過程中通過時序的一些約束讓對應的工具自動分配，但是從研發(fā)的時間段上來考慮這種方法往往是不可取的，RTL驗證與驗證板設計必須是同步進行的，在驗證代碼出來時驗證的單板也必須設計完畢，也就是管腳的分配也必須在設計代碼出來之前完成。所以，管腳的分配更多的將是依賴人，而非工具，這個時候就更需要考慮各方面的因素。

綜合起來主要考慮以下的幾個方面：

1、 FPGA 所承載邏輯的信號流向。

IC 驗證中所選用的 FPGA 一般邏輯容量都非常大，外部的管腳數(shù)量也相當?shù)呢S富，這個時候就必須考慮到PCB 設計時的布線的難度，如果管腳的分配不合理，那么有可能在PCB 設計時出現(xiàn)大量的交叉的信號線，這給布線帶來很大的困難，甚至走不通，或者是即便是布線走通了，也有可能由于外部的延時過大而不滿足時序方面的要求。所以在管腳分配前對 FPGA 工作的環(huán)境要相當?shù)氖煜ぃ獙ζ渲械男盘杹碜阅睦锶ハ蚝畏椒浅５那宄?，這就按照連線最短的原則將對應的信號分配到與外部器件連線最近的 BANK 中

2、 掌握 FPGA 內(nèi)部 BANK 的分配的情況。

現(xiàn)在 FPGA 內(nèi)部都分成幾個區(qū)域，每個區(qū)域中可用的 I/O 管腳數(shù)量各不相同。在 IC 驗證中都是采用了ALTERA 與 XILINX系列的 FPGA ，這兩個廠商的 FPGA中內(nèi)部BANK的分配有一定的差異，這可以在設計中查閱相關(guān)的手冊。下面與 ALTERA 中 Stratix II系列的 FPGA 內(nèi)部 BANK 的分配為例來進行說明。

圖中詳細說明了 FPGA 內(nèi)部 BANK 的分配情況和每個 BANK 中所支持的 I/O 標準。根據(jù) FPGA 中內(nèi)部BANK 的分配的情況，同時結(jié)合圖 1 中信號的流向也就可以大體固定

FPGA 在單板中的方向，同時按照就近的原則將相關(guān)的信號分配到相關(guān)的 BANK 中，這樣的方法可以完成一般信號的分配。

3、 掌握所選 FPGA 每個 BANK 所支持的 I/O 標準。

從圖 2 中可以看出 FPGA 內(nèi)部的每個 BANK 所支持的 I/O 的標準不盡相同，所以管腳的分配時要將支持相同標準的管腳都集中到一個 BANK 中，因為 FPGA 中同一個BANK一般不同時支持兩種 I/O 標準，當然也有例外，這就需要查閱相關(guān) I/O 標準所要求的工作條件。

4、 關(guān)注特殊信號的管腳的分配

這里的特殊信號主要是指時鐘信號與復位信號，或者是一些要求驅(qū)動能力較高的信號。時鐘信號一般都是要求分配到全局的時鐘管腳，這樣獲得的時間的延遲將是最小的，驅(qū)動也最強。復位信號因為要求同步性好驅(qū)動的能力強，所以一般的情況下也會從全局的時鐘管腳送入。在分配時鐘時，根據(jù)時鐘的多少分配的策略差別很大，也需要重點關(guān)注，這需要查閱相應的手冊看哪些時鐘分別能到達哪些區(qū)域，一般的時鐘都是差分時鐘，這個時候如果所用的不是差分時鐘就需要注意 P 端與 N 端一般不能同時分配給不同的時鐘信號。如下圖所示 XILINX 系列的 FPGA 中成對的時鐘如果是同時采用那么就不能同時到達相同的區(qū)域，因為到達相同區(qū)域的時鐘線只有一根。

所以在時鐘較少時最好成對的P和S不要同時使用，而是只是選擇P或者是N這樣就不會出現(xiàn)沖突的情況。

5、 兼顧信號完整性的考慮。

由于在分配中常常會出現(xiàn)總線分配的情況，同時大量的總線又有可能常常是同時翻轉(zhuǎn)，這樣就會帶來了一系列信號完整性的問題，所以在管腳分配時大量同時翻轉(zhuǎn)的信號盡量分開。