FPGA驅(qū)動(dòng)LED靜態(tài)顯示和動(dòng)態(tài)顯示的VHDL程序
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例1：FPGA驅(qū)動(dòng)LED靜態(tài)顯示
本文引用地址：http://www.antipu.com.cn/article/190343.htm--文件名：decoder.vhd
--功能：譯碼輸出模塊，LED為共陽接法
--最后修改日期：2004.3.24
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity decoder is
Port (seg:in std_logic_vector(3 downto 0 ); --四位二進(jìn)制碼輸入
q3:out std_logic_vector(6 downto 0) ); --輸出LED七段碼
end decoder;
architecture Behavioral of decoder is
begin
process(seg)
begin
case seg is
when 0000 => q3=0000001;--0
when 0001 => q3=1001111;--1
when 0010 => q3=0010010;--2
when 0011 => q3=0000110;--3
when 0100 => q3=1001100 --4
when 0101 => q3=0100100;--5
when 0110 => q3=0100000;--6
when 0111 => q3=0001111;--7
when 1000 => q3=0000000;--8
when 1001 => q3=0000100;--9
when others => q3=1111111;
end case;
end process;
end Behavioral;
例2：FPGA驅(qū)動(dòng)LED動(dòng)態(tài)顯示(4位)
--文件名：dynamic.vhd。
--功能：動(dòng)態(tài)掃描模塊，位選信號高電平有效。
--最后修改日期：2004.3.24。
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity dynamic is
Port ( clk : in std_logic;
reset: in std_logic;
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