di_led數(shù)碼顯示譯碼模塊，將輸入信號d[3．．0]轉(zhuǎn)換為q[6．．0]，即g，f，e，d，c，b，a七段譯碼輸出(高電平有效)，3F對應(yīng)為0，仿真波形圖如圖8所示。

由于采用動態(tài)掃描，主要是根據(jù)人視覺暫留現(xiàn)象，一般影像在人眼中保留0．1～0．5 s左右，74LS138的輸出碼依次選通8個數(shù)碼管。只要頻率夠高，依次點亮8個數(shù)碼管時，給人視覺是同時點亮。
3．2 總體電路的仿真結(jié)果
通過對整個設(shè)計系統(tǒng)的仿真分析，結(jié)果如圖9所示，輸出依次是3F 7D 27．5B 66 3F 3F 3F，其中總價格為3F7D27．5B(即67．2元)，里程數(shù)為663F(即40km)，等待時間為3F3F(即0 min)，8+(40-3)×1．6=67．2元，仿真結(jié)果正確。

4 結(jié)語
通過仿真驗證表明，本文所設(shè)計的出租車計價系統(tǒng)能動態(tài)顯示行駛的里程、等待時間和計費數(shù)目等，符合預(yù)定的設(shè)計功能要求。但設(shè)計中對出租車里程計數(shù)精度不高，若要提高精度，需根據(jù)設(shè)計要求設(shè)置取樣里程的脈沖，在計量(jiliang)模塊的輸入頻率中要做相應(yīng)的修改，當(dāng)出租車計費標(biāo)準(zhǔn)發(fā)生變化時，也可以通過修改VHDL源程序達(dá)到要求，另外，還可以擴展語音播報或票據(jù)打印等附加功能，此系統(tǒng)的設(shè)計體現(xiàn)了FPGA設(shè)計的自頂向下的設(shè)計思想，基于FPGA的設(shè)計靈活性高、功耗低、集成度高，具有廣闊的市場前景。