引言

信息處理機(jī)(圖1)用于完成導(dǎo)彈上多路遙測(cè)信息的采集、處理、組包發(fā)送。主要功能包括高速1553B總線的數(shù)據(jù)收發(fā) 、422接口設(shè)備的數(shù)據(jù)加載與檢測(cè)、多路數(shù)據(jù)融合和數(shù)據(jù)接收、處理、組包發(fā)送的功能。其中，總線數(shù)據(jù)和其他422接口送來(lái)的數(shù)據(jù)同時(shí)進(jìn)行并行處理;各路輸入信息按預(yù)定格式進(jìn)行融合與輸出;數(shù)據(jù)輸出速率以高速同步422口的幀同步脈沖為源，如果高速同步422口異常不影響總線數(shù)據(jù)和其它422口的數(shù)據(jù)融合與輸出功能。在CPU發(fā)生異常或總線數(shù)據(jù)異常時(shí)不影響其它422口數(shù)據(jù)的融合與輸出功能;能夠?qū)目偩€上接收的數(shù)據(jù)進(jìn)行二次篩選、組包，并發(fā)送往總線，供其它設(shè)備接收。

圖1 信息處理機(jī)功能框圖彈上功能框圖

系統(tǒng)設(shè)計(jì)

CPU選擇

4M 1553B總線數(shù)據(jù)的采集，由4M總線智能通訊接口管理，經(jīng)CPU接收、組包，再回到4M總線，發(fā)送至FPGA進(jìn)行采集。CPU選擇Atmel公司的AT91FR40162S, 內(nèi)部自帶256KB的SRAM和容量為2M x 8b FLASH存儲(chǔ)器，主頻最高可達(dá)75MHz。該ARM的等待電路由硬件等待邏輯產(chǎn)生，在FPGA內(nèi)部實(shí)現(xiàn)。ARM外部中斷源主要有：4M 1553B通訊控制器中斷;20ms緩沖區(qū)切換中斷。其中，4M 1553B通訊控制器中斷信號(hào)經(jīng)過(guò)FPGA整形后送入ARM。20ms緩沖區(qū)切換中斷提供給FPGA內(nèi)部各個(gè)同步、異步通訊IP組幀狀態(tài)機(jī)用于緩沖區(qū)切換。

3路輸入數(shù)字量接口

3路輸入數(shù)字量，碼速率分別為：1.28Mbps、115.2Kbps、38.4Kbps的數(shù)據(jù)流，數(shù)據(jù)流在FPGA內(nèi)部經(jīng)過(guò)串并轉(zhuǎn)換將接收的數(shù)據(jù)存儲(chǔ)在數(shù)據(jù)緩沖區(qū)A和數(shù)據(jù)緩沖區(qū)B中，再經(jīng)過(guò)狀態(tài)控制機(jī)來(lái)控制數(shù)據(jù)的不斷更新。