圖2.17說明了地彈的情形。設想一個TTL D型八觸發(fā)器，由單一時鐘輸入，驅動一組32個存儲器的芯片組，以每條輸入線5PF計算，每條地址線的負載為160PF。

假設進入D觸發(fā)器輸入點的數(shù)據(jù)建立時間較長而保持時間較短，圖2.17中出現(xiàn)的數(shù)據(jù)為3NS建立時間的1NS保持時間。設定這個時序符合我們的TTL八觸發(fā)器的要求。

在時鐘邊沿A，這個觸發(fā)器鎖存了數(shù)據(jù)碼字FF。在時鐘邊沿B，觸發(fā)器鎖存的數(shù)據(jù)碼字為00。在這兩種情況下，該觸發(fā)器3NS的傳播延遲都長于所需的保持時間。

在C時刻，使輸入數(shù)據(jù)變化為任意碼字XX。C時刻緊接在時鐘脈沖B之后1NS。此記得觸發(fā)器的內部已尼鎖存為00碼字，但是Q輸出端尚未從FF轉變到00。

圖中倒數(shù)第二個波形典線為VGND。在A時刻之后，當Q輸出跳變?yōu)檎?、負載充電電流入VCC引腳，而不是地引腳，因此在VGND上沒有出現(xiàn)噪聲。在D時刻，所有八個輸出都跳變到LO，我們看到一個大的VGND噪聲脈沖。這個噪聲脈沖引起了一個邏輯錯誤，稱為雙重觸發(fā)。

雙重觸發(fā)是由時鐘電路中的差分輸入運算所導致的，在觸發(fā)器內部，時鐘輸入通過比較芯片時鐘引腳與地引腳間的電壓差而得到。圖2.17底部的典線顯示了這個電壓差。這個差分波形在B點有一個干凈的時鐘邊沿，緊接著是由信號電流流過地引腳而引起的一個大的毛刺。觸發(fā)器將在這個毛刺脈沖中再觸發(fā)。

如果數(shù)據(jù)輸入的變化發(fā)生在D時刻的第二個時鐘處，觸發(fā)器將會跳轉到狀態(tài)XX，相應的Q輸出在D時刻暫時翻轉到正確狀態(tài)，但隨后卻不可思議地翻轉到某個錯誤狀態(tài)。

從外部觀測時鐘輸入，顯示的是一個完全干凈的信號，錯誤只出現(xiàn)在器件封閉內部。

雙重觸發(fā)錯誤經常發(fā)生在雙列直插封裝的觸發(fā)器內，出現(xiàn)在非?？焖俚妮敵鲵寗悠鬟B接較重容性負載的情況。雙列直插封裝的FCT系列的多嘴鎖存器也會出現(xiàn)這一問題表面貼裝的器件由于引腳較短，因此不容易受到雙重觸發(fā)的影響。因為新一代觸發(fā)器跳變得更快，我們需要采用新型的、接地電感少之又少的封裝形式來進行封裝。

倘若為輸出驅動器提供專用電源引腳，與那此用于輸入信號的參考地引腳隔離，就可以很好地避開地彈的問題。既然沒有電流流入輸入?yún)⒖嫉匾_，也就沒有地彈效應發(fā)生。大多數(shù)ECL系列和許多類型的門陣列，都為此而使用了專用的電源引腳。

邊沿觸發(fā)的輸入線，例如復位和中斷服務線，也特別容易受到地彈脈沖的影響。