1.3 電源電壓波動與時鐘抖動

　　時鐘是數(shù)字系統(tǒng)的核心之一。時鐘的產(chǎn)生與分布對系統(tǒng)的性能和功耗都有顯著影響。時鐘偏差(clock skew)和時鐘抖動(clock jitter)[6]是主要問題，它們會導(dǎo)致數(shù)字系統(tǒng)的性能下降或工作出錯。然而，電源電壓波動是引起時鐘分布網(wǎng)絡(luò)中抖動的主要原因[7]。

　　從上述分析可見，△I噪聲會引起電源電壓波動。電源電壓波動造成的不良后果是多方面的、是嚴(yán)重的?？紤]到數(shù)字電路的規(guī)模越來越大及△I噪聲的疊加性，這一問題會變得更加嚴(yán)重。

　　一個數(shù)字系統(tǒng)要求對各個門電路提供穩(wěn)定的電源電壓。為了確保正常工作，電源電壓的波動應(yīng)控制在幾百毫伏以內(nèi)。所以，電源電流尖峰脈沖問題，已成為現(xiàn)代數(shù)字設(shè)計中必須解決的關(guān)鍵問題之一。

　　2電路內(nèi)部噪聲

　　在模擬電路中，外界噪聲通常是關(guān)注的重點。而對于數(shù)字電路，則內(nèi)部噪聲最值得關(guān)注。一般來說，產(chǎn)生內(nèi)部噪聲源的原因包括地線噪聲、電源線噪聲、傳輸線(transimission line)反射、串?dāng)_(crosstalk)等，其中最重要的噪聲源是地線噪聲和電源線噪聲。

　　2.1 地線噪聲

　　由△I噪聲產(chǎn)生過程的分析可知，負(fù)載電容CL在放電時引起電流尖峰脈沖，該電流尖峰脈沖流經(jīng)接地線。由于接地線存在寄生電感，所以電流尖峰脈沖流經(jīng)接地線時，便產(chǎn)生噪聲電壓，即地線噪聲(接地線還有寄生電阻，但相對于寄生電感引起的噪聲而言，其引起的噪聲要小得多，可以不予考慮)。

　　實際上，由兩個晶體管同時導(dǎo)通引起的電流尖峰脈沖也流經(jīng)接地線，但由于相對于負(fù)載電容CL放電引起的電流尖峰脈沖而言，該電流尖峰脈沖要弱得多，所以在分析電流尖峰脈沖在接地線上引起的噪聲時，該電流可以不予考慮。

　　為方便起見，在具體分析地線噪聲的產(chǎn)生與危害時，可將邏輯電路等效為圖3所示的形式。

　　當(dāng)開關(guān)2 接通時，負(fù)載電容CL對地放電。隨著上電壓的下降，其存儲的電荷流向地，在接地回路上形成一個電流尖峰脈沖，記作Idischarge。

　　隨著放電電流建立然后衰減，這一電流變化通過接地引腳的電感起作用，在器件外的系統(tǒng)地平面與封裝內(nèi)的地之間感應(yīng)產(chǎn)生了一個電壓VGND，其大小為:

　　與滿幅值的輸出電壓相比，VGND通常較小。它不會嚴(yán)重影響發(fā)送信號，但會嚴(yán)重干擾負(fù)載，影響對信號的接收。因為對接收電路而言，VGND脈沖就像是直接疊加在輸入信號上的噪聲。

　　以上是TTL電路的情況。雖然CMOS電路的拓?fù)?topology)結(jié)構(gòu)不同，但噪聲脈沖的概念是一樣的。

　　如果同一芯片上的N個容性負(fù)載相應(yīng)的N路輸出同時轉(zhuǎn)換，則會得到N倍的地電流，于是噪聲脈沖的增大也接近N倍。