圖4　各種操作方式下的時(shí)鐘偏移

　　分析引起skew偏大的原因，通過(guò)在ICC中跟蹤路徑，查看時(shí)鐘網(wǎng)絡(luò)電路圖，發(fā)現(xiàn)時(shí)鐘層分布極不均勻，分支節(jié)點(diǎn)最大相差6 層。在具體時(shí)序路徑中，兩條路徑延時(shí)過(guò)大，插入了許多不必要的buffer，為構(gòu)造一個(gè)平衡的時(shí)鐘樹(shù)，減小skew并減少對(duì)功耗的影響，在CTS階段采取了三個(gè)措施。

　　第一，設(shè)置set_clock_tree_op tions– LOGIC_ level_bal2ance為true。CTS的操作模式有三種: 模塊模式，頂層模式，邏輯級(jí)平衡模式。默認(rèn)為模塊模式。

　　此處選取邏輯級(jí)平衡模式可得到最佳的skew，但對(duì)功耗有一定影響。第二，復(fù)制門(mén)控單元。主要是通過(guò)修正ICG輸出端的DRC來(lái)平衡扇出，并添加緩沖單元來(lái)驅(qū)動(dòng)沒(méi)有被門(mén)控的寄存器使得整個(gè)時(shí)鐘樹(shù)的結(jié)構(gòu)更加平衡。首先設(shè)置cts_push _down_ buffer為true。然后sp lit_ clock _ gate – ob2jects { 3 . / latch} – gate_ sizing– gate_ relocation。

　　并且在時(shí)鐘樹(shù)綜合時(shí)結(jié)合使用- inter_clock_bal2ance選項(xiàng)。最后，為了彌補(bǔ)功耗優(yōu)化方面的不足，在CTS完畢之后用p synop t– power。不采用門(mén)控時(shí)鐘、采用門(mén)控時(shí)鐘但不做skew優(yōu)化、采用門(mén)控時(shí)鐘且進(jìn)行skew優(yōu)化三種情況下的skew見(jiàn)圖4。由此可見(jiàn)，優(yōu)化后的skew較原來(lái)相比雖有所增大，但要遠(yuǎn)小于優(yōu)化前的設(shè)計(jì)。

　　2. 3　功耗測(cè)量過(guò)程及實(shí)驗(yàn)結(jié)果分析

　　布局布線(xiàn)完成后，導(dǎo)出網(wǎng)表到VCS中進(jìn)行后仿，并得到分析功耗所需的saif文件。將此saif文件和布局布線(xiàn)后帶有實(shí)際延時(shí)信息的網(wǎng)表讀入PT中，加以適當(dāng)?shù)臅r(shí)序約束進(jìn)行功耗分析，得到如圖5所示的分析結(jié)果。

　　由圖5可知， 采用門(mén)控時(shí)鐘技術(shù)后的設(shè)計(jì)總體功耗下降了22. 6 %。其中， 開(kāi)關(guān)功耗下降了63. 2 % ，內(nèi)部功耗下降了21. 9 %，體現(xiàn)了引入門(mén)控時(shí)鐘技術(shù)的優(yōu)勢(shì)，因?yàn)殚T(mén)控時(shí)鐘主要用于降低動(dòng)態(tài)功耗，泄露功耗略有下降?？偣挠稍瓉?lái)的1 mW降低至778 uW，功耗降低效果非常明顯。除此之外，芯片核的面積也略有減小。

圖5　布局布線(xiàn)完成后的功耗分析結(jié)果

　　3　結(jié)語(yǔ)

　　越來(lái)越多低功耗設(shè)計(jì)方法的出現(xiàn)為低功耗設(shè)計(jì)提供了無(wú)限的空間。門(mén)控時(shí)鐘技術(shù)作為當(dāng)前比較成熟的一種低功耗方法，已經(jīng)得到普遍應(yīng)用。本設(shè)計(jì)全面講述了門(mén)控時(shí)鐘的后端實(shí)現(xiàn)方法，并提出了一種門(mén)控控制項(xiàng)的設(shè)置方法，解決了由其引起的時(shí)鐘偏移問(wèn)題，對(duì)VLSI深亞微米低功耗電路物理層的實(shí)現(xiàn)有一定的實(shí)用價(jià)值。