摘要：為了在聲納系統(tǒng)中通過以太網(wǎng)口進行大批量、高速率的數(shù)據(jù)傳輸處理，在FPGA中硬件實現(xiàn)了嵌入式UDP協(xié)議棧，完成了架構設計、軟件仿真驗證及硬件實現(xiàn)。用FPGA硬件實現(xiàn)UDP協(xié)議棧，加速了網(wǎng)絡數(shù)據(jù)處理能力，使信號傳輸速率達到了80MB／s，實現(xiàn)了千兆級通信，很好地提高了聲納系統(tǒng)中數(shù)據(jù)傳輸速率和系統(tǒng)性能。同時，用FPGA硬件實現(xiàn)UDP協(xié)議，棧減小了PCB版圖面積和布局布線復雜度，提高了開發(fā)效率，有效地降低了開發(fā)成本。
關鍵詞：UDP協(xié)議；FPGA；數(shù)據(jù)傳輸；信號處理

0 引言
UDP協(xié)議是一個簡單的面向數(shù)據(jù)報的傳輸層協(xié)議，提供不呵靠的傳輸層服務。它只負責將應用數(shù)據(jù)打包交給網(wǎng)絡層，但是不保證數(shù)據(jù)報能正確到達。UDP協(xié)議提供了一種最簡單的基于數(shù)據(jù)包的、不可靠的傳輸機制。其特點是以數(shù)據(jù)包為最小傳輸單位，并且沒有任何流量控制機制，適合傳輸效率要求較高且對傳輸可靠性要求不高的情況。
現(xiàn)有XXX型號聲納系統(tǒng)需要實現(xiàn)Link口轉UDP格式數(shù)據(jù)傳輸，以滿足大批量、高速率的數(shù)據(jù)傳輸要求，現(xiàn)有的CPU和軟件協(xié)議棧無法滿足此要求。經仔細研究，發(fā)現(xiàn)用FPGA硬件實現(xiàn)UDP協(xié)議棧，可以很好地提高數(shù)據(jù)傳輸速率，滿足該聲納系統(tǒng)的性能要求。本文實現(xiàn)了一種可配置、可重用的硬件UDP協(xié)議棧，完成了UDP協(xié)議的FPGA設計：設計了UDP發(fā)送端模塊，UDP接收端模塊以及Link端模塊等，同時對所設計系統(tǒng)進行了驗證。經過實際驗證，系統(tǒng)數(shù)據(jù)通信速率達到了80 MB／s，實現(xiàn)了千兆級以太網(wǎng)通信，很好地提高了聲納系統(tǒng)中數(shù)據(jù)傳輸速率和系統(tǒng)的性能，滿足了XXX型聲納系統(tǒng)對大批量、高速率數(shù)據(jù)傳輸?shù)囊?。并且，此方案減小了PCB版圖面積和布局布線復雜度，可以移植到任何其他的FPGA設計中，使開發(fā)效率得到了極大的提高，有效地降低了開發(fā)成本。

1 聲納系統(tǒng)信號處理中UDP協(xié)議的FPGA設計
1．1 UDP模塊設計
UDP包頭包括IP，端口號，UDP包長度，CHECKSUM四個部分。并且UDP信息包的標題很短(標題即頭部)，只有8 B，其中，源端口(2 B)、目的端口(2 B)、長度(2 B)、校驗碼(2 B)。這里設計的架構通過發(fā)送端對數(shù)據(jù)進行打包，通過接收端進行解包。
UDP協(xié)議的FPGA架構如圖1所示。

發(fā)送端(Tx)是頭信息生成模塊，從Link口發(fā)出的數(shù)據(jù)傳入發(fā)送模塊Tx內。然后，發(fā)送模塊Tx中的裸數(shù)據(jù)發(fā)送到數(shù)據(jù)緩沖區(qū)RAM中，經由PartenGen模塊在數(shù)據(jù)前面添加首部，即為數(shù)據(jù)進行傳輸層協(xié)議UDP打包。傳輸層協(xié)議打包好的數(shù)據(jù)傳輸?shù)轿锢韺幽K，通過物理層調節(jié)芯片傳送到以太網(wǎng)口。發(fā)送完成后，發(fā)送模塊恢復空閑狀態(tài)，等待下一次數(shù)據(jù)發(fā)送。在發(fā)送過程中，傳輸數(shù)據(jù)的IP地址是固定的。UDP發(fā)送過程沒
有可靠性的保證機制，只是進行數(shù)據(jù)的打包傳輸。發(fā)送模塊結構圖如圖2所示。