基于FPGA的移動通信中卷積碼編碼器設(shè)計
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3．2 時序仿真
在不考慮時延的情況下，對照圖4與圖5，兩者仿真波形一樣。從圖6可以看出卷積編碼器的時延為7．0 ns，這是因為功能仿真不考慮信號時延等因素，而時序仿真則是選擇了具體器件并完成布局布線后進(jìn)行的含定時關(guān)系的仿真，所以其仿真更接近真實器件運行特性，因而仿真精度更高。由于不同器件的內(nèi)部時延不一樣，不同的布局，布線方案也會給時延造成很大的影響，因此在設(shè)計實現(xiàn)后，有必要對網(wǎng)絡(luò)和邏輯塊進(jìn)行時延仿真，分析定時關(guān)系，估計設(shè)計性能。本文引用地址：http://www.antipu.com.cn/article/154639.htm
時序仿真后，再進(jìn)行器件編程和調(diào)測。實測結(jié)果完全正確，達(dá)到了設(shè)計要求。
4 結(jié)語
本文闡述了卷積碼編碼器的工作原理，利用FPGA器件，設(shè)計出了(2，1，9)卷積碼編碼器。仿真及測試結(jié)果表明，達(dá)到了預(yù)期的設(shè)計要求，并用于實際項目中。
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