FPGA設計頻率的計算方法
加入技術交流群
解決的 Tlogic 以后，我們來看看Troute 如何來計算。由于Xilinx 和Altera 在走線資源的設計上并不一樣，并且Xilinx 沒有給出布線延時的模型，因此更難于分析，不過好在業(yè)內(nèi)對布線延時與邏輯延時的統(tǒng)計分析表明，邏輯延時與布線延時的比值約為1:1 到1:2.由于我們所選用的芯片大量的已經(jīng)進入0.18um 和0.13um 深亞微米的工藝，因此我們?nèi)∵壿嬔訒r與布線延時的比值為1:2.
Troute = 2 * Tlogic
Tmax = Tco + Tlogic + Troute + Tsu
= Tco + Tsu + 3 * Tlogic
= Tco + Tsu + 12 * Tlut
下表是我們常用的一些 Xilinx 和Altera 器件的性能估算。我們選取的是各個系列中的最低的速度等級。由于Altera 的APEX ，APEX II 系列器件的不同規(guī)模的參數(shù)不同，我們選取EP20K400E 和 EP2A15 作代表。
| Tsu ( ns ) | Tco ( ns ) | Tlut ( ns ) | Fmax | |
| Spartent II-5 | 0.7 | 1.3 | 0.7 | 96 M |
| Virtex E-6 | 0.63 | 1.0 | 0.47 | 137M |
| Virtex II-4 | 0.37 | 0.57 | 0.44 | 160M |
| Virtex II Pro -5 | 0.29 | 0.40 | 0.37 | 193M |
| APEX E-3 # | 0.23 | 0.32 | 1.01 | 79M |
| APEX II-9## | 0.33 | 0.23 | 0.7 | 112M |
| Stratix -7 | 0.011 | 0.202 | 0.527 | 153M |
# 以EP20K400E-3 的數(shù)據(jù)計算得出。
## 以 EP2A15-9 的數(shù)據(jù)計算得出。
評論