4 系統(tǒng)的硬件實(shí)現(xiàn)與測(cè)試
雙擊圖2或圖4中SignalCompiler，在彈出的對(duì)話框中點(diǎn)擊“Compile”，DSP Builder將會(huì)調(diào)用QuartusⅡ進(jìn)行全程編譯，這個(gè)過(guò)程包括創(chuàng)建QuartusⅡ工程、綜合和適配。會(huì)自動(dòng)將mdl文件轉(zhuǎn)換為QuartusⅡ能夠識(shí)別的VHDL源程序。
打開QuartusⅡ9．O環(huán)境，打開DSP Builder自己建立好的工程，最后選擇cycloneⅡ系列的FPGA芯片EP2C8Q208C，鎖定好相關(guān)引腳，再將．sof文件下載到EP2C8Q208C芯片中。
完成下載后，傳統(tǒng)的方法是用邏輯分析儀接到FPGA的管腳上進(jìn)行硬件測(cè)試，該方法繁瑣且復(fù)雜，為解決此問(wèn)題，可使用QuartusⅡ自帶的嵌入式邏輯分析儀SignalTapⅡ進(jìn)行硬件測(cè)試。
打開SignalTapⅡ，設(shè)置好所要觀測(cè)信號(hào)的觸發(fā)狀態(tài)、采樣時(shí)鐘和數(shù)據(jù)深度，之后將文件保存為．stp文件，并添加到系統(tǒng)工程里，然后啟動(dòng)完整編譯。
對(duì)傳統(tǒng)方法下生成的正弦波信號(hào)和基于DDS生成的三角波信號(hào)進(jìn)行SignalTapⅡ硬件測(cè)試，結(jié)果如圖7所示。對(duì)比圖7，圖5和圖6，表明兩種設(shè)計(jì)方法的正確性。

將硬件電路接入高速D／A轉(zhuǎn)換電路，用示波器檢測(cè)D／A輸出，會(huì)看到相應(yīng)波形。

5 結(jié)語(yǔ)
基于Matlab／DSP Builder的系統(tǒng)實(shí)現(xiàn)方案形象直觀，本文采用兩種方法在DSP Builder下實(shí)現(xiàn)了任意信號(hào)發(fā)生器的設(shè)計(jì)，通過(guò)Simulink的系統(tǒng)仿真和SignalTapⅡ的硬件測(cè)試，證實(shí)了設(shè)計(jì)方法的正確性，取得了預(yù)期的效果。
DSP Builder作為Matlab／Simulink中的一個(gè)工具箱，使得用FPGA設(shè)計(jì)DSP系統(tǒng)完全可以通過(guò)Simulink的圖形化界面進(jìn)行，使用DSPBuil-der設(shè)計(jì)任意波形信號(hào)發(fā)生器的所有基本組件都已經(jīng)存在，只需要對(duì)每個(gè)組件設(shè)置參數(shù)后逐一連接就可以，從而使得一個(gè)復(fù)雜電子系統(tǒng)設(shè)計(jì)變得相當(dāng)容易而且直觀，利用SignalCompiler很容易將模型轉(zhuǎn)換為VHDL語(yǔ)言，不涉及到編程，操作更簡(jiǎn)單，開發(fā)速度大大加快。