基于FPGA+DSP的高速中頻采樣信號處理平臺的實現(xiàn)
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2．1 A／D采樣的有效位數(shù)
有效位數(shù)是用來表述A／D器件的一項總體指標，對精確評價系統(tǒng)性能非常重要。對于A／D采樣有效位的測試，采用A／D器件的最大量程輸入，在FPGA中取得數(shù)據(jù)，用Matlab來對數(shù)據(jù)處理進行計算得到的。四路A／D采樣通道有效位的測試數(shù)據(jù)如表1所示。本文引用地址：http://www.antipu.com.cn/article/150836.htm
2．2 A／D通道間相位恒定
A／D通道間的相位恒定指標直接測試比較困難，在平臺設計中已經(jīng)保證了同一芯片兩路A／D通道間的相位差是恒定的，只要測試兩片A ／D芯片輸出時鐘相位差是否恒定即可判定。表1中也顯示了兩片A／D器件輸出時鐘的相位差測試結(jié)果。
2．3 DSP運算速度
DSP的運算速度和精度決定著系統(tǒng)的數(shù)據(jù)處理能力，同時也會對整個系統(tǒng)的性能和結(jié)構(gòu)產(chǎn)生重要的影響。DSP的處理能力可以用1 024點的復數(shù)FFT計算時間進行比較。Link口傳遞速度的測試，可以將Link口的工作時鐘設定在600 MHz，按4 b進行數(shù)據(jù)傳遞，如果接收到數(shù)據(jù)沒有錯誤，即可認定Link口的工作速率可以達到600 MB／s。經(jīng)過測試，在工作頻率為600 MHz，按4 b進行數(shù)據(jù)傳遞的情況下，各個Link均通過測試，也就是說每個Link口工作速率都可以達到600 MB／s。經(jīng)過測試，平臺上兩個光口的傳輸速度均達到了2．5 Gb／s。DSP運算速度測試結(jié)果見表2。
3 結(jié)語
通過上述測試結(jié)果可以看出，本平臺設計合理，FPGA與DSP的結(jié)合使用，能充分發(fā)揮各自的優(yōu)勢，實現(xiàn)對高速、多路、海量信號的實時處理。另外，高度集成化設計，大大減少了平臺所占用的空間體積，也使功耗大大減小。平臺在兵器某所項目驗證中，接入實際雷達信號進行測試，各項指標均達到了設計要求。
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