針對基于ＥＰＰ協(xié)議的并行端口設(shè)備開發(fā)的特點與趨勢，開發(fā)了由Ａ／Ｄ轉(zhuǎn)換器ＡＤ１６７１和ＦＩＦＯ存儲器ＩＤ７２０２構(gòu)成的１．２５ＭＨｚ、１２Ｂｉｔ的高速數(shù)據(jù)采集系統(tǒng)，并通過ＩＤＴ７２０２與ＥＰＰ的接口電路實現(xiàn)了采集數(shù)據(jù)的高速回傳。介紹了ＥＰＰ協(xié)議和該采集系統(tǒng)工作原理。

關(guān)鍵詞： 增強并行口（ＥＰＰ） 先進先出存儲器（ＦＩＦＯ） Ａ／Ｄ轉(zhuǎn)換器ＡＤ１６７１

利用傳統(tǒng)的標(biāo)準(zhǔn)并行口（ＳＰＰ）或ＲＳ２３２進行數(shù)據(jù)傳輸，其速度和靈活性受到很大限制。而增強型并行端口ＥＰＰ(Ｅｎｈａｎｃｅｄ Ｐａｒａｌｌｅｌ Ｐｏｒｔ)不但與ＳＰＰ兼容，而且其最高傳輸速率可達ＩＳＡ總線的能力（２ＭＨｚ）。由于便攜式計算機日益普及，基于ＥＰＰ協(xié)議開發(fā)的便攜式微機采集系統(tǒng)將會是一個發(fā)展趨勢。

通常，低速的數(shù)據(jù)采集系統(tǒng)可不需要板上的數(shù)據(jù)緩存區(qū)。但當(dāng)采集速率較高時，數(shù)據(jù)的回傳將占用ＣＰＵ大量的時間，因而不可能進行其他的控制操作與數(shù)值處理，這時就需要足夠的緩存區(qū)來存放數(shù)據(jù)。我們在設(shè)計高速數(shù)據(jù)采集系統(tǒng)時采用了ＦＩＦＯ(Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ) ＩＤＴ７２０２其管腳功能如圖１所示。它不但提供了存儲空間作為數(shù)據(jù)的緩沖，而且還在ＥＰＰ并行總線和Ａ／Ｄ轉(zhuǎn)換器之間充當(dāng)一彈性的存儲器，因而無需考慮相互間的同步與協(xié)調(diào)。ＦＩＦＯ的優(yōu)點在于讀寫時序要求簡單，內(nèi)部帶有讀寫的環(huán)形指針，在對芯片操作時不需額外的地址信息。隨著ＦＩＦＯ芯片存儲量的不斷增加和價格的不斷下降，它將成為傳統(tǒng)數(shù)據(jù)存儲器件ＲＡＭ、ＳＲＡＭ等的有力替代者。方案中的Ａ／Ｄ轉(zhuǎn)換器采用了Ａｎａｌｏｇ Ｄｅｖｉｃｅ 公司的ＡＤ１６７１，最大采集速率可達１．２５ＭＨｚ、１２Ｂｉｔ無漏碼轉(zhuǎn)換輸出。

１ ＥＰＰ協(xié)議簡介

ＥＰＰ協(xié)議與標(biāo)準(zhǔn)并行口協(xié)議兼容且能完成數(shù)據(jù)的雙向傳輸，它提供了四種數(shù)據(jù)傳送周期：數(shù)據(jù)寫周期；數(shù)據(jù)讀周期；地址寫周期；地址讀周期。

在設(shè)計中我們把數(shù)據(jù)周期用于便攜機與采集板之間的數(shù)據(jù)傳輸，地址周期用于地址的傳送與選通。表１列出了ＤＢ２５插座在ＥＰＰ協(xié)議中的各腳定義。

表1 EPP信號定義

圖２是一個數(shù)據(jù)寫周期的例子。

（１) 程序執(zhí)行一個Ｉ／Ｏ寫周期，寫數(shù)據(jù)到Ｐｏｒｔ４（ＥＰＰ數(shù)據(jù)寄存器）。

（２)ｎＷｒｉｔｅ變低，數(shù)據(jù)送到串行口上。

（３)由于ｎＷａｉｔ為低，表示可以開始一個數(shù)據(jù)寫周期，ｎＤａｔａＳＴＢ變低。

（４)等待外設(shè)的握手信號（等待ｎＷａｉｔ變高）。

（５)ｎＤａｔａＳＴＢ變高，ＥＰＰ周期結(jié)束。

（６)ＩＳＡ的Ｉ／Ｏ周期結(jié)束。

（７)ｎＷａｉｔ變低，表示可以開始下一個數(shù)據(jù)寫周期。

可以看到，整個數(shù)據(jù)傳送過程發(fā)生在一個ＩＳＡ Ｉ／Ｏ周期內(nèi)，所以用ＥＰＰ協(xié)議傳送數(shù)據(jù)，系統(tǒng)可以獲得接近ＩＳＡ總線的傳輸率（５００ｋ～２Ｍ ｂｙｔｅ／ｓ）。