almost_full：高有效，如果為高電平，在寫一個數(shù)據(jù)FIFO將全滿;

　　almost_empty：高有效，如果為高電平，在讀一個數(shù)據(jù)FIFO將全空;

　　prog_full：可編程滿標志，根據(jù)需要，可以設定FIFO內部有多少數(shù)據(jù)，該標志信號有效;

　　prog_empty：可編程空標志，根據(jù)需要，可以設定FIFO內部有多少數(shù)據(jù)，該標志信號有效;

　　wr_data_count：說明FIFO內部已經(jīng)寫了多少數(shù)據(jù);

　　rd_data_count：說明FIFO內部有多少數(shù)據(jù)可以讀。

　　FIFO控制電路設計

　　實際電路設計不考慮讀寫時鐘的頻率和相位的異同，讀寫時鐘域的電路基于同步電路設計的理念來進行設計，在設計過程中，滿足讀時鐘頻率不低于寫時鐘頻率即可。在圖4中給出了FIFO控制電路的流程圖，下面將對低速傳輸和高速傳輸進行詳細介紹。

　　低速采集數(shù)據(jù)傳輸過程

　　在圖5給出了低速采集時傳輸周期時序仿真時序圖，在低速采集時，寫時鐘頻率小于讀時鐘，每次觸發(fā)長度為FIFO長度的一半。采集結束即剩余數(shù)據(jù)傳輸?shù)拈L度不到FIFO的一半。根據(jù)prog_full的設置，在prog_full有效，同時采集門控信號有效時啟動觸發(fā)請求，由于prog_full為寫時鐘域信號，必須要經(jīng)過rd_clk同步，源代碼如下：

　process(rd_clk,acq_start_rst)
　　begin
　 if acq_start_rst=’1’then
　　 prog_full_dly=’0’;
　 prog_full_dly1=’0’;
elsif rd_clk’event and rd_clk=’1’
then
if acq_gate= ’1’ then
prog_full_dly=prog_full;
prog_full_dly1=prog_
full_dly;
else
prog_full_dly=’0’;
　 prog_full_dly1=’0’;
　end if;
end if;
end process;

　　當FIFO半滿時觸發(fā)讀請求有效，acq_frame_l為低電平，啟動采集數(shù)據(jù)傳輸請求，地址和數(shù)據(jù)同時有效，sdram控制器給出應答信號acq_trdy_l，長度由FIFO讀寫控制電路決定，觸發(fā)一次的長度為32，即FIFO半滿的長度，傳輸完畢，給出傳輸結束標志信號acq_blast，一次傳輸周期結束。采集門控信號結束后，F(xiàn)IFO剩余數(shù)據(jù)長度不足32，這時候啟動門控結束傳遞進程，觸發(fā)結束標志由almost_empty決定，當alomost_empty有效時，停止觸發(fā)。

高速采集數(shù)據(jù)傳輸過程

　　在高速采集時，讀時鐘頻率等于寫時鐘頻率，當啟動觸發(fā)傳輸時，觸發(fā)傳輸長度為門控信號長度，直到將FIFO內部數(shù)據(jù)傳輸完畢，觸發(fā)結束標志由almost_empty決定，當alomost_empty有效時，停止觸發(fā)傳輸，觸發(fā)傳輸過程如圖6所示。

　　結語

　　采用高速異步FIFO作為數(shù)據(jù)采集緩存，應用范圍十分廣泛。特別是在高速數(shù)據(jù)采集系統(tǒng)中，在外接存儲器時，采集數(shù)據(jù)首先要經(jīng)過緩存才能存入外部存儲器，采用FPGA自生成FIFO就能夠滿足要求。本方案充分利用FIFO的特點，通過控制電路優(yōu)化設計，解決了讀寫時鐘的異同問題，提高了電路的工作效率。