隨著EDA技術的高速發(fā)展, 以大規(guī)模和超大規(guī)模器件FPGA/CPLD為載體、以VHDL(硬件描述語言)為工具的電子系統(tǒng)設計越來越廣泛。有限狀態(tài)機(簡稱狀態(tài)機)作為數(shù)字系統(tǒng)控制單元的重要設計方案之一，無論與基于VHDL語言的其他設計方案相比，還是與可完成相似功能的CPU設計方案相比，在運行速度的高效、執(zhí)行時間的確定性和高可靠性方面都顯現(xiàn)出強大的優(yōu)勢。因此狀態(tài)機在數(shù)字電子系統(tǒng)設計中的地位日益凸顯。

　　1 狀態(tài)機“毛刺”的產生

　　狀態(tài)機通常包含主控時序進程、主控組合進程和輔助進程三個部分。其中，主控組合進程的任務是根據(jù)外部輸入的控制信號和當前狀態(tài)的狀態(tài)值確定下一狀態(tài)的取向，并確定對外輸出內容和對內部其他組合或時序進程輸出控制信號的內容。一方面，由于有組合邏輯進程的存在，狀態(tài)機輸出信號會出現(xiàn)毛刺——競爭冒險現(xiàn)象;另一方面，如果狀態(tài)信號是多位值的，則在電路中對應了多條信號線。由于存在傳輸延遲，各信號線上的值發(fā)生改變的時間則存在先后，從而使得狀態(tài)遷移時在初始狀態(tài)和目的狀態(tài)之間出現(xiàn)臨時狀態(tài)——毛刺。

　　例如，采用Moore型有限狀態(tài)機方案對ADC0809采樣過程實現(xiàn)控制，其主要程序如下：

　　begin

　　lock =lock1;

　　process(current_state,eoc)

　　begin

　　case current_state IS

　　when st0=>ale=‘0’;start=‘0’;oe=‘0’;lock1=‘0’;

　　next_state =st1;

　　when st1=>ale=‘1’;start=‘0’;oe=‘0’;lock1=‘0’;

　　next_state =st2;

　　when st2=>ale=‘0’;start=‘1’;oe=‘0’;lock1=‘0’;

　　next_state =st3;

　　when st3=>ale=‘0’;start=‘0’;oe=‘0’;lock1=‘0’;

　　if (eoc=‘1’) then next_state =st3;

　　else next_state =st4;

　　end if;

　　when st4=> ale =‘0’;start =‘0’;OE=‘0’;lock1=‘0’;

　　if (eoc =‘0’) then next_state =st4;

　　else next_state =st5;

　　end if;

　　when st5=> ale =‘0’; start =‘0’;oe=‘1’;lock1=‘0’;

　　next_state =st6;

　　when st6=> ale =‘0’; start =‘0’; oe =‘1’;lock1=‘1’;

　　next_state =st0;

　　when others=> ale =‘0’; start =‘0’;oe =‘0’;lock1=‘0’;

　　next_state =st0;

　　end case;

　　end process;

　　process (clk)

　　begin

　　if (clk’event and clk =‘1”) then

　　current_state =next_state;

　　end if;

　　end process;

　　process(lock1)

　　begin